如何减少时序报告中的逻辑延迟
judy 在 周二, 08/15/2023 - 09:57 提交
在FPGA逻辑电路设计中，FPGA设计能达到的最高性能往往由以下因素决定
judy的博客
快来看看用FPGA做的开源示波器
judy 在 周二, 08/15/2023 - 09:42 提交
本文简单介绍一个使用FPGA做的开源示波器
FPGA设计拦路虎之亚稳态度决定一切（面试必问）
judy 在 周一, 08/14/2023 - 17:19 提交
面试必问题目，先记几个结论
Vitis如何更新xsa？
judy 在 周一, 08/14/2023 - 12:00 提交
在zynq调试时，经常需要更新xsa文件，更新步骤如下
你的FPGA测试是小步快跑、快速迭代吗？
judy 在 周一, 08/14/2023 - 09:31 提交
在FPGA项目中，相信很多人都遇到过一种情况
AXI接口 DDR IP核使用技巧——DDR接口专栏（四）
judy 在 周五, 08/11/2023 - 09:38 提交
本文向大家介绍一种更简单快捷的读写DDR数据方法
FPGA之RTL命名规范的"三字经"
judy 在 周四, 08/10/2023 - 09:26 提交
HDL会涉及到标识符，标识符适用于定义常数，变量，信号，端口
FPGA的建立时间和保持时间（面试必问）
judy 在 周二, 08/08/2023 - 10:07 提交
需要注意的是，物理器件都是有延时的，包括线延时
为自己的板卡制作Pynq
judy 在 周一, 08/07/2023 - 10:40 提交
如何为自己的ZYNQ板卡创建 Pynq 镜像
Vivado-TLC5620驱动教程
judy 在 周五, 08/04/2023 - 10:16 提交
在FPGA处理完数字信号之后，我们有些情况下是需要将数字信号转变为模拟信号再输出的