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AXI（Advanced extensible Interface）协议主要描述了Master设备和Slave设备之间的数据传输方式，Master设备和Slave设备之间通过握手信号建立连接。当Slave设备的数据准备好时，会发出和维持VALID信号，表示数据有效；当Master设备准备好接收数据时，会发出READY信号。数据只有在这两个信号都有效时才开始传输。
在ZYNQ的地址分配中，可以将每一个Slave接口定义为一个存储器映射，其由一个或多个地址块（目前只遇到过一个地址块），存储区和子空间映射元素组成，可以通过从属接口访问存储器映射
FPGA工程师们应该都会吐槽Verilog的语法，相当的不友好，尤其是对于有很多接口的模块，像AXI4/AXI-Lite这种常用的总线接口，动不动就好几十根线，写起来是相当费劲。当然现在Xilinx推荐使用纯bd文件的方式来设计FPGA，这样HDL代码就会少了很多。但我们大多数的工程还是无法避免使用HDL来连接两个module
本章将着重讲述TLP的数据链路层组成与操作，上一篇更新应该为第五讲，数据链路层位于事务层和物理层之间，使用容错和重传机制保证了数据传输的完整性和一致性，此外，数据链路层还需要对PCIe链路层进行监控和管理。
在进行FPGA硬件设计时，引脚分配是非常重要的一个环节，特别是在硬件电路上需要与其他芯片通行的引脚。Xilinx FPGA从上电之后到正常工作整个过程中各个阶段引脚的状态，会对硬件设计、引脚分配产生非常重要的影响。这篇专题就针对FPGA从上电开始 ，配置程序，到正常工作整个过程中所有IO的状态进行分析。
这大半年一直在做一个高速板卡FPGA相关的方方面面的工作，包括前期FPGA架构布局设计，管脚验证，后期实现资源优化，最后到板卡调试。过程曲折艰辛，但是也收获良多。今天在这里记录下工作中零零散散的记录下来。
有一个有趣的现象，众多数字设计特别是与FPGA设计相关的教科书都特别强调整个设计最好采用唯一的时钟域。换句话说，只有一个独立的网络可以驱动一个设计中所有触发器的时钟端口。虽然这样可以简化时序分析以及减少很多与多时钟域有关的问题，但是由于FPGA外各种系统限制，只使用一个时钟常常又不现实
本篇文章参考Xilinx White Paper：Get Smart About Reset: Think Local, Not Global。但如果认真看了Xilinx的White Paper，就会对复位有了新的认识。我们把White Paper的内容总结为下面4个问题
上面我们讲的都是xdc文件的方式进行时序约束，Vivado中还提供了两种图形界面的方式，帮我们进行时序约束：时序约束编辑器（Edit Timing Constraints ）和时序约束向导（Constraints Wizard）。两者都可以在综合或实现后的Design中打开。
上一讲说道：“一个完整的TLP由1个或多个TLP Prefix、TLP头、Data Payload和TLP Digest构成”，那么本讲将就谈一谈TLP的头，具体几种事务（存储器读写、配置读写、IO读写、原子操作、消息报文）后面一一分析。
现在的FPGA设计，规模巨大而且功能复杂，因此设计的每一个部分都从头开始是不切实际的。一种解决的办法是：对于较为通用的部分可以重用现有的功能模块，而把主要的时间和资源用在设计中的那些全新的、独特的部分。这就像是你在开发应用程序的时候就不用直接去写驱动物理硬件的代码
之前有分享过《modelsim se 2019.2安装教程》及《vivado2018 中使用modelsim联合仿真》，今天就带来Vivado与Modesim联合仿真的一些注意点
在FPGA中我们写的最多的逻辑是什么？相信对大部分朋友来说应该都是计数器，从最初板卡的测试时我们会闪烁LED，到复杂的AXI总线中产生地址或者last等信号，都会用到计数器，使用计数器那必然会用到进位链。
LFSR:线性反馈移位寄存器（linear feedback shift register, LFSR）是指给定前一状态的输出，将该输出的线性函数再用作输入的移位寄存器。异或运算是最常见的单比特线性函数：对寄存器的某些位进行异或操作后作为输入，再对寄存器中的各比特进行整体移位。
PCIe协议定义了三层结构，分别是：物理层、数据链路层、事务层，每个层次按照协议中规定的内容，完成相应的数据处理功能，各层都分为发送和接收两功能块。在Xilinx芯片内部集成有PCIe硬核端点模块，能够自动完成数据链路层和物理层的数据处理
