FPGA 开发圈 | FPGA 社区

【FPGA 工程师专属福利】填问卷赢小米爆款蓝牙音箱！

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2025-06-25 | FPGA工程师

比GPU更懂场景，易灵思用FPGA撬动边缘AI市场！

随着AI算力持续下沉，边缘侧智能设备迎来爆发式增长，从工业检测、AR眼镜到便携式医疗设备，越来越多的应用场景对实时性、低功耗、小尺寸的AI推理能力提出迫切需求

2025-06-25 | 易灵思, 边缘AI, eCNN

MWC惊艳首秀，紫光同创FPGA加速数字化转型

紫光同创携手多家合作伙伴及终端客户，向全球科技先锋们多层次地展示公司在通信领域创新实力和前沿探索。

2025-06-25 | 紫光同创, FPGA加速, 2025世界移动通信大会

从 "堡垒防护" 到 "芯片免疫"：边缘安全的范式革命

边缘......没有实在的方式来解释它，因为唯一真正知道它在哪里的人，是那些已经跨越过它的人。

2025-06-25 | MachXO3D, Sentry, 莱迪思

合见工软发布下一代全场景验证硬件系统UVHS-2，国产EDA工具链再进阶

合见工软发布下一代全场景验证硬件系统UniVista Unified Verification Hardware System Gen2（UVHS-2），最大可级联高达192片AMD Versal™ Premium VP1902 Adaptive SOC

2025-06-24 | 合见工软, UVHS-2, EDA仿真, VP1902

Lattice Sentry 4.0 PFR解决方案：构建“不可侵犯”的安全边界——基于硬件可信根的弹性固件安全体系

Lattice Sentry解决方案集合由MachXO3D/Mach-NX FPGA/MachXO5D-NX底层硬件平台、一系列经过预验证和测试的IP核、软件工具、参考设计、演示示例和定制设计服务共同构成

2025-06-24 | Lattice, Sentry 4.0, MachXO5D-NX

ALINX 国产化 FPGA SoM 核心板选型指南：紫光同创 Kosmo2/Titan2/ Logos2/Logos 深度解析

本文将系统梳理紫光同创这三大主力系列核心板的选型逻辑，帮助工程师和产品经理快速识别最符合其项目需求的核心板产品，从而优化设计决策，加速产品上市进程。

2025-06-24 | ALINX, Kosmo-2, PG2K100, 紫光同创

FPGA学习常见的误区有哪些?

掌握正确的学习路径，从开发板到Offer的实战攻略。

2025-06-24 | FPGA

从“云端依赖”到“边缘觉醒”：Lattice sensAI引爆边缘AI新范式

在人工智能加速渗透各行各业的今天，边缘AI成为产业智能化转型的关键突破口。相比依赖云端服务器进行数据处理的传统方式，边缘AI直接在终端设备上实现本地智能决策

2025-06-23 | Lattice, sensAI, 边缘AI

中科亿海微SoM模组——FPGA+DSP核心板

FPGA+DSP核心板是基于中科亿海微EQ6HL130型FPGA芯片搭配国产DSP开发的高性能核心板卡。对外接口采取邮票孔连接方式，可以极大提高信号传输质量和焊接后的机械强度

2025-06-23 | 中科亿海微, EQ6HL130P

ALINX 携新品方案亮相紫光同创 FPGA 研讨会杭州/上海站，现场展示多个国产化 FPGA 应用案例

ALINX 工程师发表主题演讲，系统展示了基于紫光同创器件的工程应用案例，包括紫光同创的 Kosmo-2 系列、Titan-3/Titan-2 系列以及Logos/Logos-2 系列

2025-06-23 | ALINX, 紫光同创, FPGA 应用

FPGA如何助力传感器集成，克服网络边缘处理挑战

Avant-E FPGA是莱迪思传感器中枢解决方案的关键组成部分，该解决方案专门用于支持传感器融合应用中的预处理和接口互连。

2025-06-20 | FPGA, 分布式传感器, Avant-E, 莱迪思

AMD Vitis™ 统一软件平台 2025.1 现已推出

全新 AMD Vitis™ 统一软件平台 2025.1 版正式上线！此最新版本为使用 AMD Versal™ AI 引擎的高性能 DSP 应用提供了改进后的设计环境。

2025-06-20 | Vitis, AMD, DSP

从边缘 AI 到嵌入式智能：FPGA 的应用密码

从聊天机器人、内容生成到高级数据分析，AI 已无处不在。过去，大多数 AI 处理都在云端完成。然而，随着模型功能日益强大以及对实时洞察的需求持续增长

2025-06-20 | 边缘AI, Agilex, Altera

PLL技术在动态调频与展频功能的应用

在FPGA设计中，PLL因其高精度、灵活性和可编程性而得到广泛应用，本文将深入探讨PLL技术在FPGA中的动态调频与展频功能应用。

2025-06-19 | PLL技术, 时钟管理, 智多晶

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer