FPGA 开发圈 | 电子创新网

AMD 扩展锐龙 AI 嵌入式处理器产品组合

新款处理器能在相同的紧凑封装尺寸下，以至多 2 倍的 CPU 核心数量和更高的 AI 吞吐量实现下一代工业和机器人解决方案。

2026-03-11 | AI 加速, 锐龙处理器

AMD Versal™ 自适应 SoC：eMMC 烧录/启动调试检查表（下）

本文中提供的指导信息演示了一种全面的方法用于理解、配置 Versal 中的 eMMC 烧录/启动流程并对其进行故障排除。

2026-03-11 | Versal, eMMC

FPGA组合逻辑设计技巧分享3

两个 N 位二进制数相加，为防止溢出，应将和设置为 N+1 位。对于无符号 N 位二进制数，最大值为2^N - 1

2026-03-11 | FPGA设计, 逻辑设计

AMD Versal™ 自适应 SoC：eMMC 烧录/启动调试检查表（上）

本篇博文提供了有关 AMD Versal™ 自适应 SoC 中 eMMC 烧录和启动设置的技巧和指南。它还可用于调试 eMMC 烧录/启动失败。

2026-03-10 | Versal, eMMC

YunSDR小课堂-载波同步(第83讲)

为评估同步性能，可以考虑多个变量。这些变量包括但不限于锁定时间、有效拉入范围及收敛误差矢量幅度。应以满足特定设计需求为目标对这些度量进行平衡

2026-03-10 | YunSDR, 载波同步, 威视锐科技

FPGA组合逻辑设计技巧分享2

采用if语句描述组合逻辑时，对于不完备的if语句，即缺少else分支的if语句要格外关注，因为综合工具会将其视为锁存器。

2026-03-10 | 逻辑设计

多 FPGA 系统设计指南：分区、互连与同步的核心策略

本文介绍了多 FPGA 系统设计中的关键问题，包括逻辑分区策略、芯片间互连技术以及跨器件同步机制，并探讨了验证、调试、功耗和系统扩展等工程挑战

2026-03-09 | FPGA设计

FPGA组合逻辑设计技巧分享1：互斥条件分支优先使用 case 语句

尽管当用互斥条件指定if-elsif-else语句和case语句等效，两者都会被综合为多路选择器（MUX），不再具有优先级，但仍建议优先使用case语句

2026-03-09 | FPGA设计

FPGA在未来产业中的应用潜力与商业机会分析

FPGA凭借其并行计算、动态可重构、低时延和高可靠性，正成为国家战略领域的重要计算与控制平台。在“十五五”规划中，量子信息、生物制造

2026-03-09 | FPGA 应用

AI 正在重写 FPGA 设计规则：EDA、编译器与软件工程的边界正在消失

在过去二十多年里，FPGA 一直处在一个略显尴尬的位置：它比 ASIC 灵活，却不够高效；比 GPU 可定制，却更难开发。

2026-03-06 | FPGA设计, AI应用, 首页推荐

莱迪思汽车安全摄像头：低功耗+高精度，解锁哨兵模式新形态

莱迪思依托SensAI技术生态，推出汽车安全摄像头创新方案——设备端低功耗人体存在检测，以技术破局之势破解行业痛点，重构汽车哨兵模式性能边界，为车辆安全检测注入AI新动能。

2026-03-06 | 莱迪思, 汽车安全摄像头, sensAI

FPGA 加速 AI：为多模光纤解复用铺路下一代通信

随着 AI、海量数据分析以及云计算带来的全球数据流量呈指数级增长，当前广泛部署的单模光纤（SMF）通信网络正逐渐逼近其香农容量极限

2026-03-06 | FPGA加速, 多模光纤

Agilex™ 3 AI 开发加速指南正式上线！

继 Agilex™ 5 和 7 之后，Altera 推出了针对 Agilex™ 3 的 AI 设计指南，为开发者提供清晰的逐级指引

2026-03-06 | Agilex-3, Altera

GPU推理利⽤率不⾜10%？FPGA如何破解⼤模型推理困局

今天我们用技术视角深度解读：为什么FPGA能做到这些？GPU在LLM推理上遇到了哪些系统性问题？

2026-03-05 | Achronix, AI推理, GPU

Alchitry Au 现场可编程门阵列（FPGA）演示

Alchitry Au FPGA 是一款性能出色的开发板，搭载赛灵思 Artix 7 XC7A35T-1C FPGA，拥有超 33000 个逻辑单元与 256MB 的 DDR3 随机存取存储器

2026-03-05 | Alchitry-Au, Artix 7, DigiKey

发力物理 AI：Altera 以 FPGA 创新，赋能机器人及边缘场景

在 2026 国际嵌入式展 (Embedded World 2026) 上，Altera 将展示 Agilex™ FPGA 如何专为物理 AI (Physical AI) 系统的实时处理需求而设计。

2026-03-05 | Altera, 机器人, Agilex, 物联AI

YunSDR小课堂-载波同步(第82讲)

经过粗频率校正（CFC）后，仍存在基于所配置分辨率fr的频率偏移。细频率校正（FFC），又称载波相位校正，应当产生稳定星座，以供最终解调使用。

2026-03-04 | YunSDR, 载波同步, 威视锐科技

AMD VEK385 评估套件助力快速启动第二代 Versal AI Edge 系列设计

AMD VEK385 评估套件为评估第二代 AMD Versal AI Edge 系列 XC2VE3858 器件提供了一条快速、功能丰富且可扩展的途径。

2026-03-04 | VEK385, XC2VE3858

边缘人工智能机遇将于2026年成为现实

谈及行业预测，有时需要大胆预判，而有时答案却显而易见。2026 年，人工智能、生成式人工智能以及智能体人工智能无疑将继续成为推动科技行业发展的关键热词。

2026-03-04 | 边缘人工智能, 莱迪思

大模型推理延迟太高？试试基于 FPGA 的 Llama 3.1 8B 推理方案

Achronix 正式推出基于 FPGA 架构的 VectorPath 815 AI 推理设备，专为低延迟场景优化 Llama 3.1 8B 模型推理。

2026-03-03 | 大模型推理, Achronix, AI推理

US+/US GTY如何计算PLL参数

本文将着重介绍 GT PLL 相关参数的计算方法并且通过GT Wizard创建工程验证计算结果。

2026-03-03 | UltraScale+

DO‑254 鲁棒性测试到底应该怎么做？

如果说前面的物理测试是在证明“它能正常工作”，那么鲁棒性测试要证明的是： ——当一切不正常时，它依然是安全的。在 DO‑254 DAL‑A 项目中，鲁棒性测试不是“加分项”，而是硬门槛。

2026-03-03 | DO‑254, 鲁棒性测试

NDT工业无损检测 | 瑞苏盈科FPGA核心板让工业从此不会“看走眼”！

基于Enclustra FPGA核心板的系统能够实时处理多路超声波、X射线或热成像数据，检测速度提升可达传统方法的数倍

2026-03-02 | 瑞苏盈科, NDT, 工业检测

Xilinx FPGA 输入延迟原语：IDELAYE2 与 IDELAYE3 详解

本文将深度剖析 Xilinx 7 系列（IDELAYE2）与 UltraScale 系列（IDELAYE3）的底层原理，带你彻底攻克输入延迟校准难题。

2026-03-02 | 时序收敛, IDELAYE2, IDELAYE3

AI给FPGA开发带来的挑战与机遇

春节不仅是辞旧迎新的节点，也是信息汇聚、思想碰撞的时刻。在这个假期里，关于AI与FPGA的讨论不绝于耳，有些想法，想借此机会与一直关注我们的朋友们分享。

2026-03-02 | AI, FPGA开发, 北格逻辑

YunSDR小课堂-载波同步(第81讲)

接收节点和发送节点通常是两个不同且空间分离的单元。因此，由于杂质、电噪声以及温度差异等自然因素，它们的本振集合之间会存在相对频率偏移

2026-02-28 | YunSDR, 载波同步, 威视锐科技

以 Altera 可编程解决方案，驱动下一代 5G‑A 与 6G 宽带射频加速演进

Altera 通过让主流射频平台与其 FPGA 及 Open RAN 参考方案顺畅对接，助力通信服务提供商更快推进 5G-A 部署、提前验证 6G 架构原型，并拓展到卫星、机载连接等新兴非地面网络应用。

2026-02-28 | Altera, MWC 2026, Agilex-7

第二代 AMD Kintex UltraScale+ FPGA 疾速性能，脱颖而出

第二代 Kintex UltraScale+ FPGA 采用先进连接技术，具有兼容更高带宽的全新存储器接口，同时内置增强的安全功能，可助力打造性能出色且稳定的强大平台

2026-02-28 | Kintex UltraScale+, AMD

如何在VHK158上使用PL DDR控制器

本文介绍在VHK158开发板上，如何使用Versal Soft Memory Controller，替代默认的NoC方案。

2026-02-27 | VHK158, Versal, 每日头条

KRS（Kria Robotics Stack）：Zynq / FPGA 机器人开发，迈向完整 ROS 2 系统的一步

在这个示例项目中，使用 AMD Kria™ KV260 Vision AI Starter Kit 结合 TurtleBot3 Waffle 移动机器人平台来构建一个真实可运行的 ROS 2 系统。

2026-02-27 | KRS, Zynq, ROS-2, 机器人

从算法到部署：Enclustra如何用DSP+FPGA/SoC专长，实现功耗与成本双优化？

我们将与您深入探讨各类实现方案（滤波架构、数值格式等）及其权衡取舍，确保所有决策均有充分依据，避免项目后期出现遗憾。

2026-02-27 | Enclustra, DSP

别只盯着H100了：这家西雅图初创公司想用FPGA把AI推理成本打下来50倍

在硅谷，几乎每周都有新的AI芯片故事上演。但今天这家刚结束隐身期的公司，讲的故事有点“反直觉”。

2026-02-26 | H100, AI推理, ElastixAI, 首页推荐

YunSDR小课堂-时序同步(第80讲)

针对发射机与接收机之间的符号时序不匹配，存在多种校正方法。然而，在本章节中我们将探讨三种数字。

2026-02-26 | YunSDR, 时序同步, 威视锐科技

智多晶DSP IP介绍

在现代异构计算架构中，FPGA的可编程逻辑阵列以其高度灵活性著称。但仅靠查找表（LUT）和触发器构成的标准逻辑单元处理复杂算法时

2026-02-26 | 智多晶, DSP, IP核, 异构计算

Chiplet 峰会重磅预测：为何它是 AI 芯片破局关键？

本文结合九大核心理由、成本与良率数据、SRAM 缩放瓶颈及 AI 算力需求爆发背景，解析 Chiplet 如何成为破解先进工艺瓶颈、降低芯片成本、加速 AI 发展的关键力量

2026-02-25 | Chiplet, AI芯片

AMD ( Xilinx ) 7 系列时钟缓冲器有哪些？怎么用？

7系列FPGA中的时钟缓冲器分为全局时钟缓冲器（Global Clock Buffer）和区域时钟缓冲器（Regional Clock Buffer）。

2026-02-25 | 时钟缓冲器, 7系列FPGA

如何使用APIO 在Linux主机上开发Lattice这块 FPGA开发板？

在本次演示中，我们将展示如何使用 APIO 机制在 Linux 主机上开发该板卡。

2026-02-25 |

基于AMD FPGA的HDMI2.1接口实现

本文将以ZCU106开发板为基础，介绍HDMI2.1的硬件和软件实现，并针对常见调试问题给出解决思路。

2026-02-13 | HDMI 2.1, ZCU106, 音视频传输接口

YunSDR小课堂-时序同步(第79讲)

本文将从稍有不同的角度重新审视该主题，重点关注这些滤波器的实际应用。

2026-02-13 | YunSDR, 时序同步, 威视锐科技

Microchip 重磅推出边缘 AI 全栈方案，从芯片到应用一步到位

公司通过芯片、软件、工具、生产就绪型应用以及不断壮大的合作伙伴生态系统的支持，简化并加速边缘AI系统开发

2026-02-11 | Microchip, 边缘AI

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如何在VHK158上使用PL DDR控制器

本文介绍在VHK158开发板上，如何使用Versal Soft Memory Controller，替代默认的NoC方案。

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在实际开发测试中，会出现单通传输正常的情况下多通道传输异常的情况。本文以实际调试时遇到的问题进行总结。

EDF如何为XSA创建 Yocto Machine并编译加载固件和linux镜像

本文基于v25.11版本介绍如何在EDF开发环境里为zcu102开发板的vivado工程导出的XSA创建Yocto Machine并编译加载固件和linux镜像。

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SEM IP是一个非常‘安静’的IP。构建的时候，它的逻辑就是独立于用户系统设计的，并用区域约束做了一定的分割。对于它唯一的时钟信号，我们也是建议越独立越好。

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易灵思FPGA DSP源语使用方法

本文将重点解析易灵思 FPGA 中的 DSP 原语结构、功能特性及其在实际设计中的使用方法，帮助读者理解如何借助这些硬件资源构建高效的信号处理系统。