FPGA DDR3 时序报错全排查，3 个坑 90% 的工程师都踩过
judy 在 周五, 06/05/2026 - 14:53 提交
做过 DDR3 的人基本都有一个共识：这东西不是“写出来”的，是“磨出来”的。下面这几个坑，我自己和身边不少人都反复踩过，说不上理论多深，但很“真实”。
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MPSoC功耗优化策略
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Xilinx FPGA的MultiBoot功能介绍和实现
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本文主要包含MultiBoot的功能简介、流程介绍和工程实现几个部分的讲解。
开发者分享 | 如何在Vitis中把设置信息传递到底层的Vivado (下)
judy 在 周五, 07/30/2021 - 10:45 提交
本篇博文将继续介绍在Vitis中把Settings信息传递到底层的Vivado。
【震撼！】赛灵思FPGA+华芯通ARM CPU比传统 x86+GPU方案能效提升10倍！
judy 在 周三, 11/28/2018 - 14:50 提交
作者：张国斌
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Video Codec – Xilinx EV系列Video Codec基本介绍
judy 在 周二, 11/27/2018 - 16:38 提交
作者：圆宵，来源：FPGA那点事儿