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Vitis IDE 接入 DeepSeek 和 Qwen：开启 Agentic AI 辅助开发之旅本文介绍如何在 Vitis IDE 中连接 DeepSeek、Qwen 和本地模型，并结合 Vivado MCP 与 Skills 辅助后续开发。 
Agilex 5 SOC FPGA的HPS端如何响应FPGA端中断（五）——设计用户测试程序本教程完整介绍了在DE25-Nano平台上实现HPS响应FPGA端中断的完整流程——从硬件设计、设备树配置、平台驱动开发到用户态测试程序 
如何利用DCMAC实现UALink物理层本文将介绍用户如何利用例化Xilinx-AMD的DCMAC硬核IP来实现UALink的物理层部分。其上层部分，则应由用户的其它设计逻辑与软件驱动等自行设计完成。 
FPGA 可移植设计怎么做？三大思路降低厂商依赖FPGA 项目很难完全消除厂商依赖。更现实的目标，是明确厂商依赖出现在哪里，并把它限制在可以管理的范围内。本文提供 FPGA 可移植设计三大思路，助您提升开发效率。 
从RTL到Bitstream：FPGA时序与功耗收敛的避坑指南做FPGA，最容易产生一种错觉：仿真通过了，功能跑通了，项目就差不多了。实际上，真正让工程师头疼的往往从这里才开始。这篇就从RTL一路讲到Bitstream，把FPGA时序与功耗收敛过程中最容易踩的坑捋一遍。 
告别 hd_visual：用 get_dfx_footprint 高效可视化你的 DFX 设计在 DFX 设计中，理解每个可重配置分区实际占用了哪些硬件资源，是 floorplanning 成功的关键。过去我们依赖 hd_visual 脚本来生成可视化信息——但它有两个致命问题 
Agilex 5 SOC FPGA的HPS端如何响应FPGA端中断（四）——设计中断驱动程序驱动程序采用Linux平台总线（Platform Bus）模型，通过 platform_driver 结构体注册驱动，利用设备树实现设备和驱动的自动匹配。 
FPGA小课堂-使用DDR4控制器实现多通道数据读写（22）在之前我们把dds产生的两个sin波形存储到了ddr4中，接下来需要使用ddr4的读指令将两种波形读取出来。之前写ddr4的功能由0通道和1通道来完成。这次使用通道2和通道3来完成ddr4的读功能。 
优化 VCK190 上 LPDDR4 与 AI 引擎之间的 GMIO 数据流本文探讨了在 AMD Versal™ 评估板 VCK190 上，如何在 AI 引擎全局存储器 I/O (GMIO) 端口与外部存储器（例如 DDR4 和 LPDDR4）之间串流数据时实现最佳吞吐率性能。 
如何获取和配置 Questa* - Altera® FPGA Starter Edition 许可文件本文将为您介绍 Questa* - Altera® FPGA Starter Edition 许可证文件的申请方法和设置方法。主要操作分为以下 4 个步骤 
Agilex 5 SOC FPGA的HPS端如何响应FPGA端中断（三）——设备树Overlay设备树（Device Tree）负责告诉Linux内核系统中存在哪些硬件设备、它们的地址、中断号以及驱动兼容性信息。设备树是用于描述硬件的树形数据结构，其源文件为.dts（Device Tree Source）格式文本文件。 
基于VSCode使用Codebuddy调用Vivado MCP进行逻辑工程开发指南Vivado MCP（Model Context Protocol）是 AMD 提供的一座桥梁，将 AI Agent 的自然语言请求翻译为 Vivado Tcl 命令，从而实现 "用自然语言驱动 Vivado" 的 FPGA 开发体验。 
FPGA小课堂-使用DDR4控制器实现多通道数据读写（21)在上一章节讲述了使用两个dds产生不同频率的sin波形，通道0为2MHz,通道1为5MHz，截取一部分dds产生的sin波形，并写入到ddr4中。本章节使用仿真来查看波形，更直观的观察并了解两个通道存储波形的过程。 
Agilex 5 SOC FPGA的HPS端如何响应FPGA端中断（二）——修改Quartus工程（GHRD工程）要在FPGA侧产生按键中断，首先需要在硬件设计中添加一个支持中断输出的PIO外设，并将其中断信号连接到HPS的FPGA中断输入口上。本教程基于DE25-Nano开发板的GHRD工程 
FPGA小课堂-使用DDR4控制器实现多通道数据读写（20)在本章节，我们使用两个通道同时储存两种波形，由于每次突发只能传输256个数据，那么每个通道传输10次写突发，共2560*2个数据，这样将这5120个数据存储进DDR4中。 
