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FPGA小课堂-使用DDR4控制器实现多通道数据读写（2）DDR4原理图如图2、图3所示。核心模块在PL侧搭载了4片镁光（Micron）的DDR4内存，单片内存大小为1GB，数据接口16bit。

3DIC技术介绍三维集成（3DIC）技术是克服互连缩放瓶颈的极具前景的解决方案。我们一起来了解其发展来的基本构成与特点。

6G原型验证需要回答的四个问题面向6G的原型验证，真正困难的部分并不在于把某个算法跑通，而在于证明实验结论具有可信度。真实无线环境不可控，协议状态与射频链路相互耦合，多通道阵列存在幅相误差

YunSDR小课堂-使用DDR4控制器实现多通道数据读写(第1讲)DDR4是一种高性能存储器标准，用于计算机和服务器的内存模块。与前一代标准DDR3相比，DDR4在带宽、功耗和时钟频率等方面都有所提升

HLS Direct IO的介绍（二）本节结合官方示例 using_axilite_with_directio，说明其与 AXI Lite 搭配的使用方式。

莱迪思带你读懂 | 什么是 MIPI？为什么摄像头离不开它？你有没有想过，手机摄像头拍下的画面，是怎么传输到处理器的？从按下快门到图像出现在屏幕上，数据要在毫秒内完成传输。能做到这件事，靠的是一套叫做 MIPI 的接口标准。

FPGA+MCU+DSP多处理器综合实验实训系统系统集成FPGA、MCU、DSP三类典型处理器资源，采用“功能底板+核心板”架构，可支撑数字逻辑设计、嵌入式控制、数字信号处理、接口通信和多处理器协同等实验教学内容。

Essential Bit 查询方法及示例 —— 基于 VPK180 的 XilSEM EBD 实现SEU 事件本身比较罕见，但当 SEM 应用于量产产品、且部署的芯片数量较多时，SEU 的总发生次数依然可观。如果每次 SEU 都重新配置对应芯片，对许多客户和应用场景而言是无法接受的

如何为现有节点、子节点和可编程逻辑（PL）自定义添加或修改设备树本文讨论如何在构建时和运行时为处理器系统 (PS) 的各组成部分或各可编程逻辑 (PL) IP 添加或修改设备树更改，以及如何调试与设备树相关的问题。

在 Altera Nios V 上实现 LED 控制第 1 部分：硬件开发 (Quartus Prime Standard Edition 篇)本次实验将使用 Altera® FPGA 上的 Nios® V 处理器来实现 LED 点灯控制。目标是：当按下开发板上的按钮时，LED 点亮；松开按钮时，LED 熄灭。

如何选择 JPEG XS 与 JPEG 2000？本文围绕 JPEG XS 与 JPEG 2000 两种图像编解码算法的应用场景展开分析。

YunSDR小课堂-Versal Al Engine 开发指南(第102讲)本教程演示了在AI Engine、PL和PS上运行的波束成形系统的创建，以及在该异构上运行设计的验证。

AXI协议自定义IP在基于 ARM + FPGA 的 SoC 设计中，AXI 总线几乎贯穿了整个系统。无论是 PS 访问 PL 里的控制寄存器，还是软件驱动硬件加速单元

在 AMD Versal™ 自适应 SoC 上加速异构系统功能验证本文将首先介绍 AI 引擎技术，作为了解高性能异构工作负载的基础。其次，我们将讨论高性能信号处理的设计流程，并举例说明如何利用 AMD Versal™ 自适应 SoC 提供的异构计算选项

Versal Gen2电源方案与PDM使用本文以AI Edge Series Gen 2为例，介绍基于PDM工具来辅助XC2VE3858器件的电源设计实例。

FPGA仿真环境搭建与使用技巧(II)今天就给大家分享几个仿真硬核技巧，不用修改 RTL 代码、不用重复跑仿真，实时调整激励、断点续跑、跨平台复用波形，直接把你的仿真效率拉满。

为什么顶尖芯片公司都在悄悄用STCO？英伟达/AMD案例读懂异构集成新打法已经讲了很多次芯粒设计的优势，当然在实际设计过程中仍然存在很多挑战，我们引进STCO视角，来面对系统多维度设计与工艺协同考量。

10 个步骤完成 AMD Vitis™ 硬件在环（Vitis HIL）仿真验证使用 AMD Vitis 统一软件平台设置 HIL，以下 10 个关键步骤展示如何快速完成验证

作者：Chen Yang，AMD工程师；文章来源：AMD开发者社区

在基于 ARM + FPGA 的 SoC 设计中（如 Zynq / Zynq MPSoC / Versal），AXI 总线几乎贯穿了整个系统。无论是 PS 访问 PL 里的控制寄存器，还是软件驱动硬件加速单元，自定义 AXI Peripheral IP 都是一个绕不开的技能

在实际项目中，标准或半定制的 AXI4 IP 已经可以通过 HLS 生成，尤其适合算法密集型或数据通路导向的设计场景。然而，在需要状态完全可控、寄存器模型频繁变化的场景下，仍然需要采用 RTL 级 AXI4 协议 IP。

基于 Altera® SoC FPGA 构建 Linux 系统流程 (Yocto Poky 篇)本文主要介绍了 Altera® SoC FPGA 系统参考环境 (GSRD：黄金系统参考设计) 中使用的 Yocto Poky 参考 Linux 环境的构建过程。