技术
告别 hd_visual：用 get_dfx_footprint 高效可视化你的 DFX 设计在 DFX 设计中，理解每个可重配置分区实际占用了哪些硬件资源，是 floorplanning 成功的关键。过去我们依赖 hd_visual 脚本来生成可视化信息——但它有两个致命问题 
Agilex 5 SOC FPGA的HPS端如何响应FPGA端中断（四）——设计中断驱动程序驱动程序采用Linux平台总线（Platform Bus）模型，通过 platform_driver 结构体注册驱动，利用设备树实现设备和驱动的自动匹配。 
FPGA小课堂-使用DDR4控制器实现多通道数据读写（22）在之前我们把dds产生的两个sin波形存储到了ddr4中，接下来需要使用ddr4的读指令将两种波形读取出来。之前写ddr4的功能由0通道和1通道来完成。这次使用通道2和通道3来完成ddr4的读功能。 
优化 VCK190 上 LPDDR4 与 AI 引擎之间的 GMIO 数据流本文探讨了在 AMD Versal™ 评估板 VCK190 上，如何在 AI 引擎全局存储器 I/O (GMIO) 端口与外部存储器（例如 DDR4 和 LPDDR4）之间串流数据时实现最佳吞吐率性能。 
如何获取和配置 Questa* - Altera® FPGA Starter Edition 许可文件本文将为您介绍 Questa* - Altera® FPGA Starter Edition 许可证文件的申请方法和设置方法。主要操作分为以下 4 个步骤 
Agilex 5 SOC FPGA的HPS端如何响应FPGA端中断（三）——设备树Overlay设备树（Device Tree）负责告诉Linux内核系统中存在哪些硬件设备、它们的地址、中断号以及驱动兼容性信息。设备树是用于描述硬件的树形数据结构，其源文件为.dts（Device Tree Source）格式文本文件。 
基于VSCode使用Codebuddy调用Vivado MCP进行逻辑工程开发指南Vivado MCP（Model Context Protocol）是 AMD 提供的一座桥梁，将 AI Agent 的自然语言请求翻译为 Vivado Tcl 命令，从而实现 "用自然语言驱动 Vivado" 的 FPGA 开发体验。 
FPGA小课堂-使用DDR4控制器实现多通道数据读写（21)在上一章节讲述了使用两个dds产生不同频率的sin波形，通道0为2MHz,通道1为5MHz，截取一部分dds产生的sin波形，并写入到ddr4中。本章节使用仿真来查看波形，更直观的观察并了解两个通道存储波形的过程。 
Agilex 5 SOC FPGA的HPS端如何响应FPGA端中断（二）——修改Quartus工程（GHRD工程）要在FPGA侧产生按键中断，首先需要在硬件设计中添加一个支持中断输出的PIO外设，并将其中断信号连接到HPS的FPGA中断输入口上。本教程基于DE25-Nano开发板的GHRD工程 
FPGA小课堂-使用DDR4控制器实现多通道数据读写（20)在本章节，我们使用两个通道同时储存两种波形，由于每次突发只能传输256个数据，那么每个通道传输10次写突发，共2560*2个数据，这样将这5120个数据存储进DDR4中。 
Crosslink-NX应用连载（14）：驱动CH346C传输数据今天分享一个小设计：就是使用CH346C这颗USB2.0桥接SPI Slave FIFO（40Mbps）的芯片与计算机通信，当然也连带其高速串口功能（最高15Mbuad/s）。 
FPGA小课堂-使用DDR4控制器实现多通道数据读写（18)在之前已经使用interconnect IP 实现了DDR4的多通道读写功能，接下来为了更能接近实用性和更直观的展现多通道读写的功能，使用DDS IP 核生成两组正弦波信号 
Vivado 报告三阶段检查：方法论 DRC 全解report_methodology 是 Vivado 里专门检查设计是否符合 UltraFast 设计方法学的 DRC 体系，按设计阶段分为 RTL lint 检查、综合后网表/约束检查、实现后时序检查三档 
在 Altera® FPGA 的 Nios® V 上实现 LED 控制 第 2 部分：软件开发 (Quartus® Prime Standard Edition 篇)在上一篇中，我们完成了硬件平台的搭建，包括在 Platform Designer 中设计 Nios® V 系统、完成 FPGA 顶层设计、设置约束并编译生成硬件配置文件 (.sof)。本文将继续介绍软件开发部分。 
MTIA 300类大模型芯片可以用FPGA集群做验证吗？所有人聊 AI 芯片都先聊算力，Meta 却把大把的面积和功耗花在了"不算数"的地方——12 块 RDMA 网卡直接塞进封装，另外划出 16 个专用引擎，只干搬数据和求和这两件事 
Agilex 5 SOC FPGA的HPS端如何响应FPGA端中断（一）——GIC控制器介绍本文先深入解析GIC-600中断控制器的架构与中断映射机制；然后以DE25-Nano开发板为载体，从修改GHRD工程添加支持中断的PIO外设开始，逐步完成设备树配置、中断驱动程序开发 
