技术
FPGA+MCU+DSP多处理器综合实验实训系统系统集成FPGA、MCU、DSP三类典型处理器资源，采用“功能底板+核心板”架构，可支撑数字逻辑设计、嵌入式控制、数字信号处理、接口通信和多处理器协同等实验教学内容。 
Essential Bit 查询方法及示例 —— 基于 VPK180 的 XilSEM EBD 实现SEU 事件本身比较罕见，但当 SEM 应用于量产产品、且部署的芯片数量较多时，SEU 的总发生次数依然可观。如果每次 SEU 都重新配置对应芯片，对许多客户和应用场景而言是无法接受的 
如何为现有节点、子节点和可编程逻辑（PL）自定义添加或修改设备树本文讨论如何在构建时和运行时为处理器系统 (PS) 的各组成部分或各可编程逻辑 (PL) IP 添加或修改设备树更改，以及如何调试与设备树相关的问题。 
在 Altera Nios V 上实现 LED 控制 第 1 部分：硬件开发 (Quartus Prime Standard Edition 篇)本次实验将使用 Altera® FPGA 上的 Nios® V 处理器来实现 LED 点灯控制。目标是：当按下开发板上的按钮时，LED 点亮；松开按钮时，LED 熄灭。 
在 AMD Versal™ 自适应 SoC 上加速异构系统功能验证本文将首先介绍 AI 引擎技术，作为了解高性能异构工作负载的基础。其次，我们将讨论高性能信号处理的设计流程，并举例说明如何利用 AMD Versal™ 自适应 SoC 提供的异构计算选项 
为什么顶尖芯片公司都在悄悄用STCO？英伟达/AMD案例读懂异构集成新打法已经讲了很多次芯粒设计的优势，当然在实际设计过程中仍然存在很多挑战，我们引进STCO视角，来面对系统多维度设计与工艺协同考量。 
AXI协议自定义IP
作者：Chen Yang，AMD工程师；文章来源：AMD开发者社区
在基于 ARM + FPGA 的 SoC 设计中（如 Zynq / Zynq MPSoC / Versal），AXI 总线几乎贯穿了整个系统。无论是 PS 访问 PL 里的控制寄存器，还是软件驱动硬件加速单元，自定义 AXI Peripheral IP 都是一个绕不开的技能
在实际项目中，标准或半定制的 AXI4 IP 已经可以通过 HLS 生成，尤其适合算法密集型或数据通路导向的设计场景。然而，在需要状态完全可控、寄存器模型频繁变化的场景下，仍然需要采用 RTL 级 AXI4 协议 IP。
基于 Altera® SoC FPGA 构建 Linux 系统流程 (Yocto Poky 篇)本文主要介绍了 Altera® SoC FPGA 系统参考环境 (GSRD：黄金系统参考设计) 中使用的 Yocto Poky 参考 Linux 环境的构建过程。 
YunSDR小课堂-Versal Al Engine 开发指南(第101讲)vpp_link，现在您已经导入了内核，您需要告诉Vitis链接器如何将所有内核连接在一起。单击File->New Component->System Project创建新的系统项目组件。 
ECAM（增强型配置访问机制）在 PCIe 控制器驱动程序中的映射和寻址PCIe 控制器驱动程序 (pcie-xilinx-cpm.c) 遵循 ECAM（增强型配置访问机制）标准来访问器件的 PCIe 配置空间。ECAM 提供了一种标准化的方式，使用存储器映射 I/O 来访问 PCIe 器件的配置寄存器。 
FPGA DDR3 时序报错全排查，3 个坑 90% 的工程师都踩过做过 DDR3 的人基本都有一个共识：这东西不是“写出来”的，是“磨出来”的。下面这几个坑，我自己和身边不少人都反复踩过，说不上理论多深，但很“真实”。 
DO-254、DO-178C、ARP4754A：三者到底是什么关系很多 FPGA 工程师刚接触适航开发时，都会把这三份文件拆开来看：ARP4754A 是系统工程的事；DO-178C 是软件的事；DO-254 是硬件的事；我既然是做 FPGA 的，盯住 DO-254 就够了。 
YunSDR小课堂-Versal Al Engine 开发指南(第100讲)在FLOW导航器中，确保选择了simple_aie_application组件，然后在AIE SIMULATOR/HARDWARE下点击【Build】 
