FPGA 开发圈 | 电子创新网

将 Allegro PCB 设计导入 HyperLynx 进行信号完整性仿真的完整流程指南

本文将详细介绍如何将 Allegro 的 PCB 文件导入 HyperLynx，并以差分信号为例，完成从建模到仿真的完整流程。

2026-04-07 | Hyperlynx, 信号完整性, Allegro

如何用熟悉的工具在 FPGA 上部署边缘 AI

本文将重点介绍推动设计人员探索新型边缘 AI 架构的应用场景及其需求，并引入 Altera 的边缘 AI FPGA 器件及软件工具

2026-04-07 | DigiKey, 边缘AI, Agilex

流语义寄存器：轻量级RISC-V扩展，单发射核计算利用率挂满！

先进处理器(CPU、GPU等)遭遇利用率墙时，开发重心从制造工艺转向工艺感知型计算机架构，聚焦能效。

2026-04-07 | RISC-V, 流语义寄存器

AMD x ALINX 嵌入式技术日回顾 | 边缘 AI、机器视觉 FPGA 解决方案

ALINX 展出多款基于 Spartan Ultrascale+、Virtex Ultrascale+ 及 Versal 系列板卡与解决方案

2026-04-03 | ALINX, AMD嵌入式技术日, 边缘AI, 机器视觉

YunSDR小课堂-帧同步与信道编码(第86讲)

既然我们能够成功地跨无线链路恢复数据，接下来可以讨论使该过程更具鲁棒性的技术手段。信道编码是显而易见的方案，且在所有数字通信标准中均普遍采用。

2026-04-03 | YunSDR, 信道编码, 帧同步

威视锐亮相AMD嵌入式技术日！核心展品解锁嵌入式领域新可能

本次活动集结AMD原厂技术团队与多家行业头部合作伙伴，全方位拆解嵌入式、AI、6G、无线通信等热门赛道的技术迭代与优势方案，为行业发展注入新活力。

2026-04-03 | 威视锐, AMD嵌入式技术日, RFSoC

面向 AMD Versal™ 自适应 SoC 的异构仿真 - 仿真更智能，验证更迅捷

为帮助设计人员对涵盖 AI 引擎和可编程逻辑 (PL) 的复杂 AMD Versal™ 自适应 SoC 设计进行功能验证，AMD Vitis™ 工具目前支持多种不同的仿真流程

2026-04-03 | Versal, 异构仿真

基于DNN芯粒的存内计算架构仿真

由于深度学习(DL)模型规模的不断增长，在大型单片芯片上实现用于深度学习的存内计算(IMC)面临面积、良率和制造成本方面的挑战。

2026-04-02 | 深度学习, 芯粒技术, 存内计算

MATLAB/Simulink 嵌入式 AI 系列文章：（一）嵌入式 AI 与工程应用

随着人工智能（AI）技术的飞速发展，嵌入式AI正逐步成为推动智能制造、自动驾驶、智能物联网等领域创新的核心动力。

2026-04-02 | Matlab, Simulink, 嵌入式 AI

YunSDR小课堂-帧同步与信道编码(第85讲)

除巴克序列外，还有其他序列在除特定时刻外具有最小互相关的类似特性。两个流行的选择是Zadoff-Chu序列和Golay互补序列，它们目前均被纳入现有无线标准

2026-04-02 | YunSDR, 威视锐科技, 帧同步, 信道编码

AI视觉的“中国方案”来了：HME-PV重塑边缘算力

HME-PV65支持4~12.5Gbps多协议SerDes，以及MIPI D-PHY/C-PHY高速接口，可对接工业相机、车载摄像头和AR/VR设备，实现多通道视频数据稳定采集与传输

2026-04-01 | HME-PV65, AI视觉处理, 京微齐力, 首页推荐

玄铁C925首秀！思尔芯助推玄铁RISC‑V全场景验证与落地

此次 C925 的首发演示，基于思尔芯第八代原型验证系统——芯神瞳 S8‑100（搭载 AMD VP1902 芯片），提升系统性能、数据吞吐量与验证效率。

2026-04-01 | 玄铁925, 思尔芯, RISC‑V, VP1902

Altera 延长 Agilex®、MAX® 10 及 Cyclone® V 产品生命周期至 2045 年，赋能长周期系统应用

为满足长周期应用需求，Altera 宣布将核心可编程逻辑产品系列的供货周期延长至 2045 年，涵盖 Agilex®、MAX® 10 及 Cyclone® V 器件。

2026-04-01 | Altera, Agilex, Cyclone-V, MAX-10

小心玩上瘾！这块FPGA开发板真是面面俱到！

本文将带你全面了解这款开发板的硬件配置、外设资源、片上 ADC 结构以及实际测试体验。

2026-04-01 | Alchitry Au, Artix‑7

双端口 RAM 必踩坑：地址冲突与三种写模式全解

在本博客中，我们将探讨简单双端口 RAM 模块中地址冲突的概念，并深入研究各种写模式及其对地址冲突的影响。

2026-03-31 | 块RAM

飞马出鞘！京微齐力 AI 视觉 FPGA 来了！

基于异构架构，HME-PV 飞马视觉系列芯片能够实现 FPGA+MCU 的协同处理，为多 AI应用场景提供完整的 SDK 和参考设计

2026-03-31 | HME-PV65, 京微齐力, AI视觉处理, FPGA芯片

如果你还在为超宽带信号的处理延迟头疼，这篇文章值得你花3分钟！

当数据速率高到让传统FPGA都束手无策，该怎么办？如果你正在从事雷达、电子战、频谱监测，或是5G/6G卫星通信的前沿开发，你一定知道这样一个事实

2026-03-31 | 信号处理, 瑞苏盈科, Andromeda

开发者以FPGA“复活”传奇显示加速器3dfx Voodoo

来自荷兰公司VideowindoW的首席技术官Francisco Ayala Le Brun，选择通过FPGA为Voodoo寻找一条全新“转生”路径。

2026-03-31 | FPGA 应用, Voodoo, 3dfx, SpinalHDL

从PetaLinux到EDF迁移开发指南

AMD嵌入式开发框架(EDF)是一个完整的开源环境，旨在帮助嵌入式工程师基于AMD自适应SoC高效评估、开发和部署应用。

2026-03-30 | Petalinux, EDF, YOCTO, 每日头条

面向AI的芯粒组合

本文的设计范例，由一个CPU和两个机器学习加速器组成，采用仿真的芯粒配置，并使用高级接口总线(AIB)进行连接。

2026-03-30 | AI, 芯粒技术

重磅！西安智多晶完成股份制改造，正式更名！

新名称・新征程｜西安智多晶完成股份制改造，正式更名！

2026-03-30 | 智多晶

FPGA建立时间与保持时间如何理解？

在 FPGA 的时序设计与分析中，建立时间（Setup Time）和保持时间（Hold Time）是保障数字电路稳定工作的核心时序参数

2026-03-30 | FPGA 应用, 时序设计

威视锐携全栈硬件亮相AMD技术日助力下一代无线通信科研探索

本次参展，威视锐重点展示如何利用AMD的强大生态，通过高性能硬件平台为5G NTN、无线测试及边缘计算提供稳固的硬件底座。

2026-03-27 | 威视锐, AMD技术日, 无线通信

第二代 AMD VERSAL™ AI EDGE 系列为汽车 ADAS 系统赋能助力

第二代 Versal AI Edge 系列器件能够高效处理摄像头、雷达、激光雷达等多类传感器数据，而且兼具出色的灵活性与可扩展性，可实现传感器无缝接入。

2026-03-27 | Versal, ADAS, Versal-AI-Edge, AI推理

高性能空间处理器芯粒架构与性能测试

由美国空军研究实验室（AFRL）和美国国家航空航天局（NASA）赞助的一款高性能航天计算（HPSC）处理器，基于芯粒的架构由波音公司为太空任务开发。

2026-03-27 | 芯粒技术, HPSC, ZCU102

如何在跨时钟域分析中处理好复位信号？

如果你做过一定规模的 FPGA / SoC 项目，一定遇到过这样一种非常折磨人的问题：系统偶尔起不来;重新按一次 reset,又好了

2026-03-27 | 跨时钟域处理, 信号复位

Altera 与 Arm 深度联手，共筑 AI 数据中心高效可编程新方案

与基于 Arm® Neoverse® CSS V3 架构的 Arm AGI CPU 进行深度融合，赋能系统架构师，构建面向 AI 数据中心，具备低时延、高灵活性与高扩展性的先进计算平台。

2026-03-26 | Altera, ARM, AI数据中心

莱迪思加入英伟达（NVIDIA） Halos生态系统，通过Holoscan传感器桥接技术提升物理人工智能安全性

莱迪思将与英伟达及其他Halos生态成员携手，开发基于Halos认证的Holoscan传感器桥接技术的物理人工智能 (AI) 方案

2026-03-26 | 莱迪思, 英伟达, 人工智能, Holoscan传感器

直击玄铁 RISC-V 生态大会，看 ALINX FPGA+RISC-V 解决方案

ALINX AXPGL50 开发板搭载玄铁 E901 处理器的 FPGA 开发平台，以精致的核心板+扩展板设计，展示了 RISC-V 架构在嵌入式领域的灵活性与潜力。

2026-03-26 | RISC-V, AXPGL50, 玄铁E901处理器

Versal AIE实现高性能波束赋形算法

AIE以其卓越的计算密度、能效比和灵活性，成为实现5G及未来6G波束成形的理想平台，为无线通信的发展提供了强大的算力支持。

2026-03-25 | Versal AIE, 波束成形

可扩展DNN加速器：多芯粒推理架构

在一项坦福、麻省理工和英伟达的多芯片模块研究中，通过地参考信号生成以网格网络连接的36个芯粒组成的深度神经网络加速器，其架构显示出灵活扩展性

2026-03-25 | 神经网络加速, 芯粒, DNN

Versal 自适应 SoC 设计方法时序收敛快捷参考指南

本快捷参考指南提供了以下分步骤流程，用于根据《Versal 自适应 SoC 系统集成和确认方法指南》（ UG1388 ）中的建议快速完成时序收敛

2026-03-25 | Versal, 时序收敛

突破 PMU 测量瓶颈：精密 ADC 实现模拟输出精准采集

自动化测试设备 (ATE) 机架包含各种电子子系统，可用于进行半导体测试。VI 卡的功能是提供精确稳定的电压和电流源以及测量来测试半导体器件的电气特性

2026-03-24 | PMU, ADC, ADS9813

三大升级！面向AI时代芯片设计，新思科技软件定义硬件辅助验证解决方案全线焕新

新思科技 HAV 平台具备独特优势，能够全面支撑以上成果的实现，并持续演进，以满足 AI 对验证能力不断攀升的需求。

2026-03-24 | FPGA原型验证, HAV, AI芯片, 硬件辅助验证

锚定 TPM + 硬件可信根，FPGA 如何守护人形机器人安全？

与莱迪思安全业务副总裁Eric Sivertson一起探讨如何通过锚定TPM的FPGA保障人形机器人安全、实现确定性控制以及未来量产的路径。

2026-03-24 | 人形机器人, TPM, FPGA 应用

硬币大小模块引爆 Embedded World！边缘 AI 重新定义智慧城市

当下城市发展，交通拥堵难疏导、公共安全难监测、资源管理难高效，成为城市管理者的共同痛点。而这款AI监控系统，正是为破解这些难题而来！

2026-03-23 | 边缘 AI, 智慧城市, Pluto XZU20, Embedded World

PCIe降速桥的原理及特点

降速桥种类较多，如PCIe降速桥、以太网降速桥、MIPI降速桥等。本文主要介绍亚科鸿禹PCIe Gen5降速桥的原理及特点。

2026-03-23 | PCIe, 高速接口, PCIe Gen5, 降速桥

AMD Vivado™ 2024.1 中 “AMD Versal™ CPM5 QDMA Gen4x8 ST Only Performance Design” CED 示例

一文看懂 AMD Vivado™ 2024.1 中 “AMD Versal™ CPM5 QDMA Gen4x8 ST Only Performance Design” CED 示例。

2026-03-23 | Vivado-2024.1, Versal

从摄像头到显示器：DVP转MIPI CSI-2视频传输方案深度拆解

本文将聚焦CPLD在DVP转MIPI过程中的核心作用，拆解其内部模块设计与实现思路。

2026-03-19 | DVP接口, MIPI-CSI-2, 视频传输, 智多晶

Xilinx FPGA 时钟之心：MMCME2_ADV 全面详解

今天，我们将剥开 IP 核的外壳，深入到底层原语（Primitive）层面，全方位解析 Xilinx 7 系列中最强大的混合模式时钟管理器——MMCME2_ADV。

2026-03-19 | 时钟管理器

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