FPGA 开发圈 | FPGA 社区

边缘智能加速落地，AMD Spartan UltraScale+ FPGA正式量产出货！

AMD宣布其Spartan UltraScale+ FPGA产品家族首批器件（SU10P、SU25P、SU35P）正式量产出货，并在最新Vivado™ 2025.1工具链中全面开放支持。

2025-06-18 | Spartan UltraScale+, 边缘计算, FPGA, 首页推荐

AMD超越30x25目标，树立雄心勃勃的20倍能效新目标

AMD 已超额完成其30x25目标，将AI训练和HPC计算的节点级能效提升了38倍，与五年前的系统相比，相当于同等性能下能耗降低97%。

2025-06-18 | AMD

加速科技创新，紫光同创Workshop杭州和上海站成功举办！

紫光同创重磅发布了FPGA芯片、EDK软件工具、关键IP、高速接口等领域最新技术进展，引发了与会观众的强烈共鸣。

2025-06-18 | 紫光同创, FPGA

YunSDR小课堂-AIE编程指南(第55讲)

在获取输入或输出缓冲区之后但在释放它之前，缓冲区归内核所有。内核可以负责通过指针或迭代器读取或写入缓冲区，而不会发生数据冲突

2025-06-17 | YunSDR, AIE编程, 威视锐

机器视觉、机器人、工业应用？有了Kria SOM，一切搞定！

我们聊的是AMD的Kria SOM（系统模块）系列产品，“Kria”这个名字旨在传递“创造力”之意。

2025-06-17 | 机器视觉, 机器人, KRIA

用RTL实现对DDR的BERT测试

本文通过用RTL实现Fibonacci LSFR，对DDR实现误码率测试。并在RTL中实现注入错误码元的功能，模拟误码的情况

2025-06-17 | RTL, DDR, BERT

YunSDR小课堂-AIE编程指南(第54讲)

在某些情况下，如果您没有在每次调用内核时消耗相当于缓冲区端口的数据，或者如果您没有在每次调用时产生相当于缓冲区端口的数据

2025-06-16 | YunSDR, AIE编程, 威视锐

基于AMD Versal器件实现PCIe5 DMA功能

本期文章《基于AMD Versal器件实现PCle5 DMA功能》，诚邀您率先了解如何利用Versal强大性能实现高速数据传输！

2025-06-16 | Versal, PCIe5.0, VPK120, 首页推荐

AMD Xilinx FPGA 机器视觉解决方案 EXOU-X261

EXOU-X261 是一款以 AMD Xilinx Kria K26 为核心，专为工控应用设计的机器视觉解决方案。产品面向系统集成商提供快速开发能力，为其简化机器视觉应用开发

2025-06-16 | 机器视觉, EXOU-X261, 宜鼎国际

通过热管理与硬核 IP 实现效率突破

在本文中，笔者将探讨 AMD 在芯片架构和热管理方面的一些创新，并说明这些创新如何帮助开发者打造更加高效、紧凑的产品。

2025-06-13 | 热管理, Versal

下载全新 AMD Vivado™ Design Suite 2025.1 版

AMD Vivado™ Design Suite 2025.1 现已推出，支持 AMD Spartan™ UltraScale+™ 和新一代 Versal™ 器件。

2025-06-13 | Vivado

FPGA是否也会拥抱开源？

你是否想过，像搭乐高一样自由设计芯片？FPGA（现场可编程门阵列）正是这样的存在——它如同一张“数字白板”，通过编程可瞬间变身成CPU、专用ASIC。

2025-06-13 | FPGA

智多晶PLL使用注意事项

本文将深入探讨智多晶PLL在实际应用中的关键注意事项，帮助工程师规避常见设计风险。

2025-06-12 | 智多晶, 锁相环, Sealion

Altera SoC FPGA 如何助力实现 AI 信道估计？

Altera 利用 FPGA AI 套件，在 Agilex™ SoC FPGA 上部署基于 AI 的信道估计，不断突破技术边界。

2025-06-12 | Altera, AI

PCIe 7.0正式发布，光纤规范同步亮相，启动PCIe 8.0预研

PCI-SIG今日宣布向会员正式发布PCI Express ( PCIe ) 7.0规范，该规范速度达到128.0 GT/s。PCIe 7.0规范面向数据驱动型应用

2025-06-12 | PCIe 7.0, PCIe 8.0

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer