第二代 AMD Versal™ Premium MoP：面向实时广播 AV 系统的高效内存解决方案第二代 AMD Versal™ Premium 封装内存 (MoP) 自适应 SoC 将内存直接集成在封装内，可助力打造卓越的 AV 处理平台，凭借更高效、易扩展、易部署的架构实现高性能视频与 AI 处理 
CSD7Z020和CSD9361的宽带SDR平台设计与实现CSD7Z020与CSD9361的组合方案，将异构SoC的灵活处理能力与宽带射频收发器的全频段覆盖能力相结合构建了完整可靠的射频-基带-应用数据通路 
在 Altera® FPGA 的 Nios® V 上实现 LED 控制 第 2 部分：软件开发 (Quartus® Prime Standard Edition 篇)在上一篇中，我们完成了硬件平台的搭建，包括在 Platform Designer 中设计 Nios® V 系统、完成 FPGA 顶层设计、设置约束并编译生成硬件配置文件 (.sof)。本文将继续介绍软件开发部分。 
MTIA 300类大模型芯片可以用FPGA集群做验证吗？所有人聊 AI 芯片都先聊算力，Meta 却把大把的面积和功耗花在了"不算数"的地方——12 块 RDMA 网卡直接塞进封装，另外划出 16 个专用引擎，只干搬数据和求和这两件事 
性能还是能效？Agilex® 5 与 Quartus® 让中端 FPGA 设计不再二选一本文展示了不同类型应用对 FPGA 架构及实现软件的不同要求，并进一步揭示了 Agilex® 5 E 系列 FPGA 在多个关键指标上的显著优势。 
告别云端延迟！FPGA 视觉 AI 怎么落地？瑞苏盈科方案大揭秘云端 AI 如火如荼，边缘视觉 AI 该如何工程落地？拆解瑞苏盈科 FPGA 视觉 AI 完整方案，看 YOLOv3 模型在 FPGA 硬件上的实战运行。 
Agilex 5 SOC FPGA的HPS端如何响应FPGA端中断（一）——GIC控制器介绍本文先深入解析GIC-600中断控制器的架构与中断映射机制；然后以DE25-Nano开发板为载体，从修改GHRD工程添加支持中断的PIO外设开始，逐步完成设备树配置、中断驱动程序开发 
FPGA小课堂-使用DDR4控制器实现多通道数据读写（15)在上一章节中讲述了通过ddr4的写模块将测试模块中的写起始地址，写突发长度，写数据等信号通过axi4协议传输给interconnect。在讲述完ddr4写模块后，接下来继续讲述ddr4的axi读模块内容 
1/128微步进+10A相电流：Agilex 3 FPGA如何打造高精度CNC步进控制本项目提出了一种替代方案：采用基于FPGA的控制架构构建原型系统，在实现传统CNC设备现代化改造的同时，保留对系统设计的完全控制权。 
AMD 锐龙 AI 嵌入式 X100 系列：在边缘整合计算、图形与 AI 能力嵌入式系统正在被要求在本地完成更多任务。它们需要采集并处理传感器数据、渲染丰富的显示画面、运行 AI 辅助分析并支持软件定义功能，而这一切通常都要在严格的功耗、散热和空间限制内完成。 
FPGA小课堂-使用DDR4控制器实现多通道数据读写（14)在本章中描述了如何使用axi4协议将测试模块接口信号写进interconnect，其中需要注意的点是写地址和写长度的要求，需要在用户模块中根据自己的需求来定义这些信号。 
Lattice x AMI 联合专访：16.5 亿美元收购背后的真实逻辑与客户承诺双方已在无数客户项目中深度磨合。收购只是把“项目制配合”升级为“产品级整合”，目标只有一个：让客户的基础设施更快上市、更少意外 
从“大脑”到“神经中枢”：FPGA+边缘AI正在重塑具身智能机器人底座从AI感知到实时控制，具身智能机器人需要怎样的硬件底座？Enclustra瑞苏盈科以FPGA+边缘AI双架构，探索机器人产业化落地的新路径。 
工业机器人正在进化出“人类级”感知——但这有个隐藏代价激光雷达、深度相机、触觉阵列、力矩传感器……一台先进的人形机器人身上，可能同时运转着十几个感知模块。所有传感器的原始数据，都被送回同一个中央处理器做分析。 
卫星地球观测雷达：FPGA从SAR雷达到智能感知文章以Sentinel-1为基准案例，结合ROSE-L、Sentinel-1 NG等未来任务以及CIMR辐射计的星上射频干扰（RFI）处理实践，全面呈现空间雷达遥感的技术全景与发展趋势 
