莱迪思荣获elexcon 2026边缘AI解决方案创新奖Lattice sensAI解决方案集合是一个专为物理AI打造的综合性边缘AI平台。与依赖云计算或高功耗加速器的传统方案不同，sensAI整合了低功耗FPGA硬件、AI开发工具、预优化神经网络IP核以及统一的模型库 
Vivado DFX技术：实现 FPGA 部分动态重配本文基于 Vivado Design Suite User Guide: Dynamic Function eXchange的核心思想，对 DFX 的概念、架构、设计流程、关键约束、配置接口、应用场景以及工程实践要点进行梳理与总结。 
Agilex 5 SOC FPGA的HPS端如何响应FPGA端中断（三）——设备树Overlay设备树（Device Tree）负责告诉Linux内核系统中存在哪些硬件设备、它们的地址、中断号以及驱动兼容性信息。设备树是用于描述硬件的树形数据结构，其源文件为.dts（Device Tree Source）格式文本文件。 
基于VSCode使用Codebuddy调用Vivado MCP进行逻辑工程开发指南Vivado MCP（Model Context Protocol）是 AMD 提供的一座桥梁，将 AI Agent 的自然语言请求翻译为 Vivado Tcl 命令，从而实现 "用自然语言驱动 Vivado" 的 FPGA 开发体验。 
FPGA小课堂-使用DDR4控制器实现多通道数据读写（21)在上一章节讲述了使用两个dds产生不同频率的sin波形，通道0为2MHz,通道1为5MHz，截取一部分dds产生的sin波形，并写入到ddr4中。本章节使用仿真来查看波形，更直观的观察并了解两个通道存储波形的过程。 
Agilex 5 SOC FPGA的HPS端如何响应FPGA端中断（二）——修改Quartus工程（GHRD工程）要在FPGA侧产生按键中断，首先需要在硬件设计中添加一个支持中断输出的PIO外设，并将其中断信号连接到HPS的FPGA中断输入口上。本教程基于DE25-Nano开发板的GHRD工程 
没有云端也能跑完整AI？看看FPGA+SoC怎么玩边缘AI这几年很热。但如果站在工程师的角度看，一个模型能够在开发板上跑起来，距离真正做成产品，其实还差得远。摄像头采集的数据怎么处理？不同AI模型怎么衔接？推理任务哪些交给CPU，哪些放到FPGA？ 
FMC为何成为FPGA生态的“万能扩展接口”？在FPGA行业，有一个接口标准已经存在了十多年。它不像FPGA芯片那样经常成为新闻焦点，也不像AI加速器那样受到资本追捧，但几乎贯穿了大量高性能FPGA系统设计。 
AMD开源 Mini-ISP：FPGA图像处理又多了一个开源选择最近，AMD 在 GitHub 上公开了一个名为 Mini-ISP 的项目。这是一个采用 Verilog RTL（SV） 实现、完全运行在 FPGA 可编程逻辑（PL）中的轻量级 ISP（Image Signal Processor）。 
FPGA小课堂-使用DDR4控制器实现多通道数据读写（20)在本章节，我们使用两个通道同时储存两种波形，由于每次突发只能传输256个数据，那么每个通道传输10次写突发，共2560*2个数据，这样将这5120个数据存储进DDR4中。 
Crosslink-NX应用连载（15）：多摄像头采集、聚合和GMSL2远程传输设计今天分享一个MIPI多摄像头聚合和GMSL2远传的小设计，把基于VC（VCX）的多路MIPI MUX和GMSL2远传整理在一起来聊 
第二代 AMD Versal™ AI Edge 系列硬化 ISP：支持 12 路传感器输入第二代 AMD Versal AI Edge 系列图像信号处理器采用拼块配置，每个拼块包含 2 个 ISP 实例，至多能够支持 5 个不同分辨率和帧率的传感器输入，每个拼块的总数据速率为 1200 MP/s。 
FPGA小课堂-使用DDR4控制器实现多通道数据读写（19)上一节我们使用dds生成了两个通道的波形数据，在这一节中，我们需要将dds生成的波形数据存储到ddr4中，在存储过程中，每次突发只能最多传输256个数据，并且如果使用dds产生双通到数据 
成本优化型 FPGA 也能构建完整 4K 视觉处理链路？Agilex® 3 给出答案该设计基于 Agilex® 3 构建了一条完整且实用的“从传感器到显示”的视觉处理链路，展示了功耗与成本优化型 FPGA 是如何通过 MIPI CSI-2 接口接收 4K 图像流 
基于 ROCm™ 在 AMD Radeon™ 集成 GPU 上进行实时视觉语言推理视频展示了在 AMD Radeon™ 集成 GPU 上运行的实时视觉语言推理流程，重点体现了在高能效嵌入式平台上实现多模态 AI 的能力。 
