从传感器到洞察：可投入量产的单芯片边缘 AI，业经验证第二代 Versal AI Edge 系列在一个平台上融合了实时传感器处理、高能效 AI 推理和高性能嵌入式计算，在简化系统设计的同时，实现高性能和高效率。 
Altera 发布 Agilex® 2X：打造面向未来智能系统的完整 FPGA 与 SoC 产品组合Agilex® 2X 旨在为客户提供统一的平台，既能满足复杂数字 AI 及航空航天系统对性能和集成密度的严苛要求，又能够扩展至智能边缘应用所需的低功耗、小尺寸部署需求。 
800MB/s！瑞士外企教你FPGA高速数据采集如何实现800MB/s持续数据记录，FPGA如何兼顾高速采集、缓存管理与SSD存储？从硬件架构到软件协同，拆解高速测试测量系统的设计思路，看FPGA模块化方案如何缩短开发周期，加速产品落地。 
VSCode or Trae 如何一键安装 ROSS 开发环境？前面2篇介绍了claude code 和 codex 安装ROSS 开发环境，这次分享如何在常用的VSCode 和 Trae IDE中安装，需要先安装codebuddy 插件。 
车规级 AMD Spartan™ UltraScale+™ XA FPGA：兼顾高 I/O、低功耗与长期可靠性AMD 全新推出的 Spartan™ UltraScale+™ XA FPGA 兼具成本优化和高 I/O 优势，可助力汽车设计师快速应对挑战，以低成本、高能效和现代安全特性构建摄像头和激光雷达系统。 
Vivado Design Timing Summary 中 TNS / THS / TPWS 与失败端点的计算方法Vivado 的 Design Timing Summary 会分别为 setup、hold 和 pulse width 报告一项 Worst slack（WNS / WHS / WPWS）、一项 Total slack（TNS / THS / TPWS），以及 Total Failing Endpoints 
Codex 如何安装 AMD FPGA 开发助手 ROSS？上一篇介绍了claude code 安装AMD FPGA 开发助手 ROSS，今天分享一下 codex 安装ROSS 开发环境，看完就会，很简单。 
在设计中使用 AMD Vitis™ 硬件在环（Vitis HIL)，让验证更迅捷Vitis HIL 并非取代现有仿真流程，而是在需要更高速度、更大规模或希望在平台集成前提高验证可信度时，提供真实硬件级验证 
FPGA初学者最容易踩的40个坑：从Verilog到上板一次讲透本文盘点初学者最容易踩的40个坑，从数字电路、RTL编码到仿真验证、时序约束和板级调试，带你把代码背后的硬件逻辑真正搞明白，少走弯路，快速从“会写代码”迈向“能做工程”。 
突破 TCAM 限制：Altera Stellar 方案让报文分类更具扩展性Stellar 提供了一条基于 FPGA 原生架构的实现路径，既能支撑大规模、动态的报文分类表，又能保留 TCAM 原有的策略匹配语义。 
基于AMD VEK385的HDMI 2.1+VCU2参考设计实操本文结合VEK385平台上的 HDMI 2.1+VCU2参考设计，介绍一下Versal Gen 2器件能力、VCU2架构、HDMI视频链路，以及参考设计的编译和运行 
Altera 发布 QuartusIQ：面向 Quartus® Prime 软件的 AI 专家助手QuartusIQ 通过自然语言交互、项目感知型 FPGA 知识及可复用的 Quartus Skills，助力开发者在 Quartus® Prime Pro 中完成设计创建、调试、验证和时序收敛。 
前沿 AI 芯片设计，为何离不开全面的硬件辅助验证方法论？在AI系统对数据处理能力持续增长的需求驱动下，承担当今前沿IC设计任务的研发团队，正广泛借助硬件辅助验证技术来推进工作——涵盖SoC的开发、运行于SoC之上的软件构建，以及完整的系统级验证与确认 
面向 Holoscan Sensor Bridge (HSB) 的 Altera FPGA 解决方案本文将介绍面向 NVIDIA Holoscan Sensor Bridge (HSB) 提供的 Altera FPGA 解决方案的特点、部署优势以及评估与开发环境。 
