AI数据中心控制平面架构分层架构方案AI解决方案的不断扩展，正在推动数据中心基础设施发生前所未有的变革。这些变化不仅体现在计算能力本身，平台复杂性、功率密度、热管理需求以及安全要求等各方面均在持续演变 
从3GHz+频谱监测到实时AI推理，瑞苏盈科在AMD ECS展示FPGA新玩法瑞苏盈科携旗下两项创新技术 Demo 亮相深圳、上海两站活动，通过真实应用场景展示 FPGA 在高性能信号处理与边缘智能计算领域的技术优势，与现场工程师和行业伙伴展开深入交流 
在 iWave Zynq™ UltraScale+™ MPSoC SoM 上用 AD9207 直接射频采样 iWave 将 Analog Devices AD9207集成到其定制的 Zynq™ UltraScale+™ MPSoC 板中。这一强强组合以基于 FPGA 的处理灵活性，实现了实时宽带数字化，为下一代射频系统的创新打开了空间。 
工业边缘 AI，算力不再是唯一标准过去数十年，边缘硬件设计遵循一套简单的层级逻辑：先最大化计算吞吐量，再在此基础上管理功耗与热设计。然而，这套逻辑建立在一个前提之上——设备固定、环境可控、中心化处理可以兜底 
“5人60天 vs 2人3天”：当FPGA开发遇上AI智能体，效率革命真的来了！本次直播，我们将深度拆解IC Coder——一个专为FPGA与数字IC前端研发设计的专业级AI Agent平台。它不止是“帮你写代码”的副驾驶，而是能进入工程主流程的“自主工程师”！ 
使用 TI 开关稳压器和带 PMBus 的模块为支持 SmartVID 的 FPGA 供电本文简要介绍了几款 DC/DC 控制器、转换器和电源模块，它们支持需要智能电压识别 (SmartVID) 的 Altera® FPGA，并提供了一种优化的电源管理方法。 
纳秒级时序守护电网安全！安路 DR1 FPSoC 软硬协同实现 ±130ns PTP 时钟同步基于DR1 FPSoC®器件构建的高精度时钟同步方案实现对IEEE 1588v2（IEEE 1588-2008）精密时间协议的高精度支持。 
GTY – TX Gearbox的工作机制详解以 64B/66B、4-byte 逻辑接口（每拍输入 2-bit Header + 32-bit TXDATA）为例，TX Gearbox 的输出过程如下 
FPGA小课堂-使用DDR4控制器实现多通道数据读写（8）在之前的章节已经详细介绍了DDR4的AXI协议，并实现了对DDR4简单的读写操作。这一章节来建立单通道的256位数据的读写，并放出工程框架，说明整体设计思路 
雷达架构正在重构：RFSoC如何开启下一代数字敏捷雷达时代？Andromeda XRU50 RFSoC模块将高速ADC、DAC、FPGA处理能力以及射频采样能力集成到一个紧凑型SoM平台中，让雷达设计者能够以更简单的硬件架构，实现更高性能、更灵活的数字化雷达系统。 
Agilex 5 SoC 的两种启动模式的开发演示（一）（FPGA Configuration First）本文将首先介绍这两种启动模式的工作方式，然后在 DE25‑Nano 开发板上完整演示其开发与验证流程。 
