FPGA 开发圈 | 电子创新网

AI视觉的“中国方案”来了：HME-PV重塑边缘算力

HME-PV65支持4~12.5Gbps多协议SerDes，以及MIPI D-PHY/C-PHY高速接口，可对接工业相机、车载摄像头和AR/VR设备，实现多通道视频数据稳定采集与传输

2026-04-01 | HME-PV65, AI视觉处理, 京微齐力, 首页推荐

玄铁C925首秀！思尔芯助推玄铁RISC‑V全场景验证与落地

此次 C925 的首发演示，基于思尔芯第八代原型验证系统——芯神瞳 S8‑100（搭载 AMD VP1902 芯片），提升系统性能、数据吞吐量与验证效率。

2026-04-01 | 玄铁925, 思尔芯, RISC‑V, VP1902

Altera 延长 Agilex®、MAX® 10 及 Cyclone® V 产品生命周期至 2045 年，赋能长周期系统应用

为满足长周期应用需求，Altera 宣布将核心可编程逻辑产品系列的供货周期延长至 2045 年，涵盖 Agilex®、MAX® 10 及 Cyclone® V 器件。

2026-04-01 | Altera, Agilex, Cyclone-V, MAX-10

小心玩上瘾！这块FPGA开发板真是面面俱到！

本文将带你全面了解这款开发板的硬件配置、外设资源、片上 ADC 结构以及实际测试体验。

2026-04-01 | Alchitry Au, Artix‑7

双端口 RAM 必踩坑：地址冲突与三种写模式全解

在本博客中，我们将探讨简单双端口 RAM 模块中地址冲突的概念，并深入研究各种写模式及其对地址冲突的影响。

2026-03-31 | 块RAM

飞马出鞘！京微齐力 AI 视觉 FPGA 来了！

基于异构架构，HME-PV 飞马视觉系列芯片能够实现 FPGA+MCU 的协同处理，为多 AI应用场景提供完整的 SDK 和参考设计

2026-03-31 | HME-PV65, 京微齐力, AI视觉处理, FPGA芯片

如果你还在为超宽带信号的处理延迟头疼，这篇文章值得你花3分钟！

当数据速率高到让传统FPGA都束手无策，该怎么办？如果你正在从事雷达、电子战、频谱监测，或是5G/6G卫星通信的前沿开发，你一定知道这样一个事实

2026-03-31 | 信号处理, 瑞苏盈科, Andromeda

开发者以FPGA“复活”传奇显示加速器3dfx Voodoo

来自荷兰公司VideowindoW的首席技术官Francisco Ayala Le Brun，选择通过FPGA为Voodoo寻找一条全新“转生”路径。

2026-03-31 | FPGA 应用, Voodoo, 3dfx, SpinalHDL

从PetaLinux到EDF迁移开发指南

AMD嵌入式开发框架(EDF)是一个完整的开源环境，旨在帮助嵌入式工程师基于AMD自适应SoC高效评估、开发和部署应用。

2026-03-30 | Petalinux, EDF, YOCTO, 每日头条

面向AI的芯粒组合

本文的设计范例，由一个CPU和两个机器学习加速器组成，采用仿真的芯粒配置，并使用高级接口总线(AIB)进行连接。

2026-03-30 | AI, 芯粒技术

重磅！西安智多晶完成股份制改造，正式更名！

新名称・新征程｜西安智多晶完成股份制改造，正式更名！

2026-03-30 | 智多晶

FPGA建立时间与保持时间如何理解？

在 FPGA 的时序设计与分析中，建立时间（Setup Time）和保持时间（Hold Time）是保障数字电路稳定工作的核心时序参数

2026-03-30 | FPGA 应用, 时序设计

威视锐携全栈硬件亮相AMD技术日助力下一代无线通信科研探索

本次参展，威视锐重点展示如何利用AMD的强大生态，通过高性能硬件平台为5G NTN、无线测试及边缘计算提供稳固的硬件底座。

2026-03-27 | 威视锐, AMD技术日, 无线通信

第二代 AMD VERSAL™ AI EDGE 系列为汽车 ADAS 系统赋能助力

第二代 Versal AI Edge 系列器件能够高效处理摄像头、雷达、激光雷达等多类传感器数据，而且兼具出色的灵活性与可扩展性，可实现传感器无缝接入。

2026-03-27 | Versal, ADAS, Versal-AI-Edge, AI推理

高性能空间处理器芯粒架构与性能测试

由美国空军研究实验室（AFRL）和美国国家航空航天局（NASA）赞助的一款高性能航天计算（HPSC）处理器，基于芯粒的架构由波音公司为太空任务开发。

2026-03-27 | 芯粒技术, HPSC, ZCU102

如何在跨时钟域分析中处理好复位信号？

如果你做过一定规模的 FPGA / SoC 项目，一定遇到过这样一种非常折磨人的问题：系统偶尔起不来;重新按一次 reset,又好了

2026-03-27 | 跨时钟域处理, 信号复位

Altera 与 Arm 深度联手，共筑 AI 数据中心高效可编程新方案

与基于 Arm® Neoverse® CSS V3 架构的 Arm AGI CPU 进行深度融合，赋能系统架构师，构建面向 AI 数据中心，具备低时延、高灵活性与高扩展性的先进计算平台。

2026-03-26 | Altera, ARM, AI数据中心

莱迪思加入英伟达（NVIDIA） Halos生态系统，通过Holoscan传感器桥接技术提升物理人工智能安全性

莱迪思将与英伟达及其他Halos生态成员携手，开发基于Halos认证的Holoscan传感器桥接技术的物理人工智能 (AI) 方案

2026-03-26 | 莱迪思, 英伟达, 人工智能, Holoscan传感器

直击玄铁 RISC-V 生态大会，看 ALINX FPGA+RISC-V 解决方案

ALINX AXPGL50 开发板搭载玄铁 E901 处理器的 FPGA 开发平台，以精致的核心板+扩展板设计，展示了 RISC-V 架构在嵌入式领域的灵活性与潜力。

2026-03-26 | RISC-V, AXPGL50, 玄铁E901处理器

Versal AIE实现高性能波束赋形算法

AIE以其卓越的计算密度、能效比和灵活性，成为实现5G及未来6G波束成形的理想平台，为无线通信的发展提供了强大的算力支持。

2026-03-25 | Versal AIE, 波束成形

可扩展DNN加速器：多芯粒推理架构

在一项坦福、麻省理工和英伟达的多芯片模块研究中，通过地参考信号生成以网格网络连接的36个芯粒组成的深度神经网络加速器，其架构显示出灵活扩展性

2026-03-25 | 神经网络加速, 芯粒, DNN

Versal 自适应 SoC 设计方法时序收敛快捷参考指南

本快捷参考指南提供了以下分步骤流程，用于根据《Versal 自适应 SoC 系统集成和确认方法指南》（ UG1388 ）中的建议快速完成时序收敛

2026-03-25 | Versal, 时序收敛

突破 PMU 测量瓶颈：精密 ADC 实现模拟输出精准采集

自动化测试设备 (ATE) 机架包含各种电子子系统，可用于进行半导体测试。VI 卡的功能是提供精确稳定的电压和电流源以及测量来测试半导体器件的电气特性

2026-03-24 | PMU, ADC, ADS9813

三大升级！面向AI时代芯片设计，新思科技软件定义硬件辅助验证解决方案全线焕新

新思科技 HAV 平台具备独特优势，能够全面支撑以上成果的实现，并持续演进，以满足 AI 对验证能力不断攀升的需求。

2026-03-24 | FPGA原型验证, HAV, AI芯片, 硬件辅助验证

锚定 TPM + 硬件可信根，FPGA 如何守护人形机器人安全？

与莱迪思安全业务副总裁Eric Sivertson一起探讨如何通过锚定TPM的FPGA保障人形机器人安全、实现确定性控制以及未来量产的路径。

2026-03-24 | 人形机器人, TPM, FPGA 应用

硬币大小模块引爆 Embedded World！边缘 AI 重新定义智慧城市

当下城市发展，交通拥堵难疏导、公共安全难监测、资源管理难高效，成为城市管理者的共同痛点。而这款AI监控系统，正是为破解这些难题而来！

2026-03-23 | 边缘 AI, 智慧城市, Pluto XZU20, Embedded World

PCIe降速桥的原理及特点

降速桥种类较多，如PCIe降速桥、以太网降速桥、MIPI降速桥等。本文主要介绍亚科鸿禹PCIe Gen5降速桥的原理及特点。

2026-03-23 | PCIe, 高速接口, PCIe Gen5, 降速桥

AMD Vivado™ 2024.1 中 “AMD Versal™ CPM5 QDMA Gen4x8 ST Only Performance Design” CED 示例

一文看懂 AMD Vivado™ 2024.1 中 “AMD Versal™ CPM5 QDMA Gen4x8 ST Only Performance Design” CED 示例。

2026-03-23 | Vivado-2024.1, Versal

从摄像头到显示器：DVP转MIPI CSI-2视频传输方案深度拆解

本文将聚焦CPLD在DVP转MIPI过程中的核心作用，拆解其内部模块设计与实现思路。

2026-03-19 | DVP接口, MIPI-CSI-2, 视频传输, 智多晶

Xilinx FPGA 时钟之心：MMCME2_ADV 全面详解

今天，我们将剥开 IP 核的外壳，深入到底层原语（Primitive）层面，全方位解析 Xilinx 7 系列中最强大的混合模式时钟管理器——MMCME2_ADV。

2026-03-19 | 时钟管理器

YunSDR小课堂-帧同步与信道编码(第84讲)

在前几章中，我们已经讨论了频率校正、时序补偿以及匹配滤波。同步的最后一个方面是帧同步。

2026-03-19 | YunSDR, 信道编码, 威视锐科技

贸泽电子开售：面向工业、AI、医疗、数据中心等领域的Altera Agilex 5 FPGA与SoC

Altera Agilex 5 FPGA和SoC系列产品在FPGA架构中融入了采用AI张量模块的增强型DSP，可提供高效的AI与DSP处理能力。

2026-03-18 | Agilex-5, 边缘计算, AI应用

Vivado增量编译，你用对了不？

Vivado增量编译包括增量综合和增量布局布线，增量布局布线最耗时，推荐设置增量布局布线，以有效降低编译时间。

2026-03-18 | Vivado, 增量编译

DSP Concepts 与 AMD 助力打造下一代汽车音频

DSP Concepts 与 AMD 正在将 Audio Weaver® 嵌入式音频框架引入 AMD 锐龙 AI 嵌入式 P100 系列处理器——从而实现下一代沉浸式车载音频与数字座舱体验。

2026-03-18 | 汽车音频, DSP-Concepts, 锐龙处理器

AMD Alveo MA35D AMA SDK 1.4.0 现已发布

面向 AMD Alveo™ MA35D 媒体加速卡的最新 AMA SDK 1.4.0 版本现已发布。该版本旨在为要求严苛的媒体工作负载提供坚如磐石的稳定性和性能提升。

2026-03-18 | Alveo, MA35D, SDK

性能容量双翻倍！新思科技发布 ZeBu/HAPS-200 全新平台领跑 AI 验证时代

面向主流设计推出全新的 HAPS‑200 12 FPGA 与 ZeBu‑200 12 FPGA 平台，将硬件仿真与原型验证容量扩展 2 倍

2026-03-17 | 新思科技, AI验证, HAPS-200, ZeBu, 硬件辅助验证

莱迪思 MachXO3D 加持，全新网络韧性参考套件加速边缘安全设计

新款莱迪思网络韧性参考套件可实现安全设备接入、经身份验证的通信和持续完整性验证，且无需增加设计复杂度

2026-03-17 | 莱迪思, MachXO3D, 网络韧性

在 Versal Gen2上通过 JTAG 启动 EDF镜像并刷写 UFS 的流程

本文基于 EDF 2025.11 版本进行测试，记录了在 VEK385 开发板上，如何：通过 JTAG 模式启动 EDF 镜像；使用 TFTP 引导 Linux 内核与 rootfs；

2026-03-16 | VEK385, Versal Gen2, UFS, 每日头条

DO‑254 物理测试如何支撑审查与取证？

这一篇，我们不再讲“怎么做测试”，而是从审查与取证的角度，回答一个核心问题：DO‑254 物理测试，究竟是如何支撑审查通过的？

2026-03-16 |

Vivado仿真加速有哪些方法？

vivado仿真真的很慢，所以FPGA开发一般都用modelsim仿真，这里分享一个vivado仿真加速的设置方法。

2026-03-16 | Vivado仿真, Vivado

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在 ZCU102 上使用 PS AXI性能监视器（APM）测量 PS内部的DDR 带宽

本文提出了一种基于 PS的AXI 性能监视器（APM）在 ZCU102 开发板上实现的硬件级 PS内部DDR 带宽监控解决方案。

如何在VHK158上使用PL DDR控制器

本文介绍在VHK158开发板上，如何使用Versal Soft Memory Controller，替代默认的NoC方案。

XDMA 多通道传输实战

在实际开发测试中，会出现单通传输正常的情况下多通道传输异常的情况。本文以实际调试时遇到的问题进行总结。

EDF如何为XSA创建 Yocto Machine并编译加载固件和linux镜像

本文基于v25.11版本介绍如何在EDF开发环境里为zcu102开发板的vivado工程导出的XSA创建Yocto Machine并编译加载固件和linux镜像。

SEM IP健康状态检查

SEM IP是一个非常‘安静’的IP。构建的时候，它的逻辑就是独立于用户系统设计的，并用区域约束做了一定的分割。对于它唯一的时钟信号，我们也是建议越独立越好。

如何在zcu102板卡上实现GEM的fixed-link配置

本文介绍了一种在两块zcu102开发板上实现GEM-GEM直连的一种方法。