Vivado 设计套件 I/O 与时钟规划设计中心
judy 在 周五, 10/10/2025 - 16:03 提交
本文档为英语文档的翻译版本，若译文与英语原文存在歧义、差异、不一致或冲突，概以英语文档为准。
Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。
Vivado
如何在 Vivado 中使用 PLL IP 核生成多路时钟
judy 在 周一, 09/29/2025 - 10:05 提交
本文介绍如何在 Verilog 代码中例化 PLL IP 核，编写 Verilog 仿真测试平台（Testbench），最后通过 JTAG 将设计烧录到实际的开发板。
如何使用 AMD Vivado™ 设计套件开发 Spartan™ UltraScale+™ FPGAs
judy 在 周五, 09/19/2025 - 10:42 提交
通过观看 AMD Vivado™ 设计套件操作方法视频，了解如何设计和优化您的 AMD Spartan™ UltraScale+™ FPGA
AMD Vivado™ Design Suite 实现 - 解决 I/O 时钟布局器错误
judy 在 周四, 09/11/2025 - 11:08 提交
本篇博客探讨了如何理解 I/O 时钟布局器错误、如何评估 CDR 约束必要性，以及如何判定该工具是否可以通过额外添加的约束来完成结构布局。
Vivado 用于 Spartan UltraScale+：快速设计由此开始
judy 在 周四, 09/04/2025 - 09:40 提交
随着 AMD Spartan UltraScale+ 系列现已投入量产，解锁其功能集的最快途径便是采用最新 AMD Vivado 工具版本（ 2025.1 或更高版本）和全新操作指南资源
AMD Vivado™ ChipScope 让硬件调试更轻松
judy 在 周三, 09/03/2025 - 09:24 提交
许多硬件问题只有在整个集成系统实时运行的过程中才会显现出来。AMD Vivado™ ChipScope 提供了一套完整的调试流程，可在系统运行期间最大限度提升对可编程逻辑的观测能力
关于reset_project和reset_project -exclude ip使用
judy 在 周一, 07/28/2025 - 11:19 提交
之前群里有一些关于在Vivado中IP综合时出现各种问题，大部分通过reset_project这个TCL命令解决，今天就简单分析一下reset_project这个命令的作用。
如何在 Vivado 中查询 LUTRAM 的 BEL 属性和 LOC 属性？
judy 在 周二, 07/08/2025 - 16:38 提交
在网表中，这些资源被称为 LUTRAM 或分布式 RAM。这些 LUTRAM 不像 Vivado 中的其他单元那样遵循典型结构。本文说明了推断或例化的 LUTRAM 的结构。
在Vivado界面无法选中开发板时应该如何应对
judy 在 周一, 06/30/2025 - 10:21 提交
本文将详细介绍 Vivado 无法选中开发板的常见原因及相应的解决方法，帮助您顺利完成工程创建和开发准备工作。
【Vivado那些事儿】安装好的Vivado如何新增器件
judy 在 周四, 06/19/2025 - 09:47 提交
目前Vivado安装文件越来越大，所以在安装时候可以通过减少安装器件而减少所占用的安装空间，但是如果后期我开发时候想使用这些没安装的器件怎么办？