Vivado增量编译，你用对了不？
judy 在 周三, 03/18/2026 - 15:05 提交
Vivado增量编译包括增量综合和增量布局布线，增量布局布线最耗时，推荐设置增量布局布线，以有效降低编译时间。
Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。
Vivado
Vivado仿真加速有哪些方法？
judy 在 周一, 03/16/2026 - 10:25 提交
vivado仿真真的很慢，所以FPGA开发一般都用modelsim仿真，这里分享一个vivado仿真加速的设置方法。
项目开发中常用的Vivado软件调试技巧（三）
judy 在 周一, 12/29/2025 - 10:31 提交
在ILA核中，通常使用通过添加Marker线观察信号长度，如图1所示。如果删除Marker线，选中要删除的线然后右键，选择Delete Marker
项目开发中常用的Vivado软件调试技巧（二）
judy 在 周四, 12/25/2025 - 09:48 提交
本文我们介绍如何从Vivado ILA核将抓取到的数据导出为文件，并通过Matlab软件存为.coe文件。
把 Vivado 项目放心交给 Git：一篇 FPGA 工程师必读的实战指南
judy 在 周三, 12/24/2025 - 10:41 提交
之前分享过一篇文章《FPGA 版本管理三种方式：你会选哪一种？》，评论区很多人都推荐使用Git进行版本管理，今天这篇文章主题就是使用Git进行备份指南。
项目开发中常用的Vivado软件调试技巧（一）
judy 在 周一, 12/22/2025 - 09:51 提交
在项目中，利用JTAG采样低频数据时，受限于片上BRAM资源，采样的数据深度不能太深；另外，通常会受限于JTAG仿真器时钟也不能设置太低频率
Vivado 设计套件 I/O 与时钟规划设计中心
judy 在 周五, 10/10/2025 - 16:03 提交
本文档为英语文档的翻译版本，若译文与英语原文存在歧义、差异、不一致或冲突，概以英语文档为准。
如何在 Vivado 中使用 PLL IP 核生成多路时钟
judy 在 周一, 09/29/2025 - 10:05 提交
本文介绍如何在 Verilog 代码中例化 PLL IP 核，编写 Verilog 仿真测试平台（Testbench），最后通过 JTAG 将设计烧录到实际的开发板。
如何使用 AMD Vivado™ 设计套件开发 Spartan™ UltraScale+™ FPGAs
judy 在 周五, 09/19/2025 - 10:42 提交
通过观看 AMD Vivado™ 设计套件操作方法视频，了解如何设计和优化您的 AMD Spartan™ UltraScale+™ FPGA
AMD Vivado™ Design Suite 实现 - 解决 I/O 时钟布局器错误
judy 在 周四, 09/11/2025 - 11:08 提交
本篇博客探讨了如何理解 I/O 时钟布局器错误、如何评估 CDR 约束必要性，以及如何判定该工具是否可以通过额外添加的约束来完成结构布局。