Vivado

Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。

将自定义 IP （HDL）添加到 Vivado 模块设计（Block Design）

judy 在 周四, 02/20/2025 - 10:07 提交

使用Vivado Block Design设计解决了项目继承性问题，但是还有个问题，不知道大家有没有遇到，就是新设计的自定义 RTL 文件无法快速的添加到Block Design中

Vivado 设计套件用户指南：设计分析与收敛技巧

judy 在 周三, 02/19/2025 - 10:13 提交

本文档涵盖了如何驱动 AMD Vivado™ Design Suite 来分析和改善您的设计

FPGA DSP：Vivado 中带有 DDS 的 FIR 滤波器

judy 在 周二, 02/18/2025 - 09:45 提交

本文使用 DDS 生成三个信号，并在 Vivado 中实现低通滤波器。低通滤波器将滤除相关信号。

如何在 Vivado 中查询 LUTRAM 的 BEL 属性和 LOC 属性？

judy 在 周四, 01/09/2025 - 17:48 提交

几乎所有 AMD 可编程器件都具有 CLB 资源，可以在 LUT 中实现小型存储器。在网表中，这些资源被称为 LUTRAM 或分布式 RAM。

Xilinx Vivado的RTL分析、综合和实现的详细工作机制

judy 在 周三, 12/04/2024 - 09:14 提交

Xilinx 的开发工具Vivado其实还是比较好上手的，在左边的设计流程导航已经把FPGA的开发过程按先后顺序给排列出来了

利用 P4 与 Vivado 工具简化数据包处理设计

judy 在 周三, 11/27/2024 - 09:53 提交

本白皮书概述了使用 VNP4 进行设计的优点。

AMD Vivado™ Design Suite 2024.2 现已推出！

judy 在 周五, 11/22/2024 - 09:38 提交

AMD Vivado™ Design Suite 2024.2 全新推出，使用 AMD Versal™ Adaptive SoC 进行设计的重大改进

Vivado FIR IP 配置详解 （一）

judy 在 周五, 09/27/2024 - 13:23 提交

FIR滤波器是数字信号处理中常用的滤波器，除了通过Verilog代码自己实现外，Vivado提供了一个FIR滤波器 IP，可以直接调用。

1分钟快速掌握 Vivado DDS IP核

judy 在 周二, 09/24/2024 - 10:25 提交

今天介绍一下非常好用的 Vivado DDS IP 核。

Versal GTM如何通过APB3总线读取attributes并计算误码率

judy 在 周一, 08/19/2024 - 15:02 提交

PRBS误码测试时，通常需要计算误码率。如果使用IBERT，误码率可以在Vivado的GUI界面中读取