Vivado

Vivado 是赛灵思(Xilinx)公司推出的一款综合性的设计工具套件,用于 FPGA(现场可编程门阵列)和 SoC(系统级芯片)的设计、开发和验证。它提供了一系列功能强大的工具,帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。

Vivado每次的编译结果是一样的吗?

很多FPGA工程师都有这种困惑,Vivado每次编译的结果都一样吗?

Vivado中的时序分析的两个常用指令

综合后,执行report_qor_assessment,该命令可对设计进行整体的评估,并给出一个分数,以表征时序收敛问题的严重程度

Vivado Design Suite 用户指南: 设计分析与收敛技巧

本文档涵盖了如何驱动 AMD Vivado™ Design Suite 来分析和改善您的设计

一文快速掌握Vivado下使用Modelsim(测试源码可下载)

通过阅读本文,可以快速掌握Modelsim的常用调试操作。


Vivado编译常见错误合集(一)

本文对Vivado编译时常见的错误或者关键警告做一些梳理汇总,便于日后归纳总结。

FPGA Vivado调用IP核详细操作步骤

今天给大侠带来Vivado调用IP核详细操作步骤,手把手教学,请往下看

Vivado中文注释乱码问题如何解决?

在使用Vivado进行FPGA设计时,大家是否会遇到中文注释显示乱码的问题,而且在乱码时修改代码,导致文件注释更乱了,且恢复不了,那么如何解决呢?

如何在Vivado中使用多个仿真集?

Vivado 具有一个功能特性,能够将这些文件便利地排列组合为多个可轻松访问的不同仿真集。本文描述了如何在 Vivado 中使用多个仿真集。

如何在RTL代码中利用外部文件初始化RAM内容

本文主要讨论一下如何在外部数据文件中指定RAM 初始内容。

如何在某一仿真集内选择不同顶层模块?

本文记录描述了如何在仿真集内选择不同的顶层模块。