在Vivado界面无法选中开发板时应该如何应对
judy 在 周一, 06/30/2025 - 10:21 提交
本文将详细介绍 Vivado 无法选中开发板的常见原因及相应的解决方法，帮助您顺利完成工程创建和开发准备工作。
Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。
Vivado
【Vivado那些事儿】安装好的Vivado如何新增器件
judy 在 周四, 06/19/2025 - 09:47 提交
目前Vivado安装文件越来越大，所以在安装时候可以通过减少安装器件而减少所占用的安装空间，但是如果后期我开发时候想使用这些没安装的器件怎么办？
下载全新 AMD Vivado™ Design Suite 2025.1 版
judy 在 周五, 06/13/2025 - 09:42 提交
AMD Vivado™ Design Suite 2025.1 现已推出，支持 AMD Spartan™ UltraScale+™ 和新一代 Versal™ 器件。
AMD Vivado 与 ChipScope 助力 FPGA 调试
judy 在 周三, 06/04/2025 - 09:37 提交
通过全新资源中心，可轻松访问丰富的教程、演示及更多资源。参阅实用指南和真实设计示例，快速调试硬件可编程逻辑设计。
Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)
judy 在 周二, 05/20/2025 - 15:37 提交
这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。
通过 AMD Vivado™ Design Suite 五步迁移到 Versal™ 架构
judy 在 周五, 05/16/2025 - 09:39 提交
AMD Versal自适应 SoC 架构通过异构加速和硬 IP集成提供卓越的系统性能功耗比。但当开发者想从上一代 FPGA 迁移时如何确保最佳结果呢?
FPGA Vivado调用IP核详细操作步骤
judy 在 周一, 05/12/2025 - 09:51 提交
今天给大侠带来Vivado调用IP核详细操作步骤，手把手教学，请往下看。话不多说，上货。
AMD Vivado™ Design Tool 综合中的门控时钟转换
judy 在 周四, 05/08/2025 - 09:09 提交
传统上，使用门控时钟是 ASIC 设计中降低系统功耗的常见方法。通过门控时钟，可在非必要时阻止整组寄存器的状态转换。
适用于 Versal 的 AMD Vivado
judy 在 周三, 05/07/2025 - 09:27 提交
Vivado 设计套件提供经过优化的设计流程，让传统 FPGA 开发人员能够加快完成 Versal 自适应 SoC 设计。
Vitis HLS 系列 1：Vivado IP 流程（Vitis 传统 IDE）
judy 在 周三, 04/30/2025 - 13:16 提交
这篇博客旨在逐步演示如何使用 Vitis HLS 来创建一个 HLS IP，通过 AXI4 接口从存储器读取数据、执行简单的数学运算，然后将数据写回存储器