Vivado

Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。

New GT wizard subsystem在vivado 2024.2版本中的使用

judy 在 周一, 03/31/2025 - 11:00 提交

在 24.2 版本中，GT Wizard 迎来了重要的更新，添加了新的IP： GT Wizard 子系统。旨在为用户带来更高的灵活性和兼容性。本博客将介绍 GT Wizard 子系统的使用方式。

适用于 AMD Versal™ 自适应 SoC 的 Vivado™ Design Suite

judy 在 周五, 03/21/2025 - 09:34 提交

AMD Vivado™ Design Suite 实现突破性优化，可显著加快 Versal™ 自适应 SoC 硬件设计工作，与此同时大大简化了从旧架构到新架构的迁移

Vivado里如何把emacs设为默认编辑器

judy 在 周四, 03/06/2025 - 09:52 提交

习惯了用linux下emacs写代码，最近换到了windows下开发fpga，也想用emacs，怎么办呢？原来在Vivado IDE里就可以设置，但也有一些注意事项。

Vivado逻辑分析仪使用教程

judy 在 周三, 02/26/2025 - 09:51 提交

统的逻辑分析仪在使用时，我们需要将所要观察的信号连接到FPGA的IO管脚上，然后观察信号。当信号比较多时，我们操作起来会比较繁琐

一文快速掌握Vivado的FFT IP

judy 在 周二, 02/25/2025 - 09:52 提交

今天分享一下vivado FFT IP，包括配置要点以及使用难点，让读者快速上手。

将自定义 IP （HDL）添加到 Vivado 模块设计（Block Design）

judy 在 周四, 02/20/2025 - 10:07 提交

使用Vivado Block Design设计解决了项目继承性问题，但是还有个问题，不知道大家有没有遇到，就是新设计的自定义 RTL 文件无法快速的添加到Block Design中

Vivado 设计套件用户指南：设计分析与收敛技巧

judy 在 周三, 02/19/2025 - 10:13 提交

本文档涵盖了如何驱动 AMD Vivado™ Design Suite 来分析和改善您的设计

FPGA DSP：Vivado 中带有 DDS 的 FIR 滤波器

judy 在 周二, 02/18/2025 - 09:45 提交

本文使用 DDS 生成三个信号，并在 Vivado 中实现低通滤波器。低通滤波器将滤除相关信号。

如何在 Vivado 中查询 LUTRAM 的 BEL 属性和 LOC 属性？

judy 在 周四, 01/09/2025 - 17:48 提交

几乎所有 AMD 可编程器件都具有 CLB 资源，可以在 LUT 中实现小型存储器。在网表中，这些资源被称为 LUTRAM 或分布式 RAM。

Xilinx Vivado的RTL分析、综合和实现的详细工作机制

judy 在 周三, 12/04/2024 - 09:14 提交

Xilinx 的开发工具Vivado其实还是比较好上手的，在左边的设计流程导航已经把FPGA的开发过程按先后顺序给排列出来了