如何在RTL代码中利用外部文件初始化RAM内容
judy 在 周一, 04/29/2024 - 16:31 提交
本文主要讨论一下如何在外部数据文件中指定RAM 初始内容。
Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。
Vivado
如何在某一仿真集内选择不同顶层模块？
judy 在 周日, 04/28/2024 - 14:26 提交
本文记录描述了如何在仿真集内选择不同的顶层模块。
【Vivado那些事儿】使用Python提取ILA数据
judy 在 周三, 04/24/2024 - 09:33 提交
ILA应该是调试AMD-Xilinx FPGA最常用的IP。在调试中，我们希望ILA中的波形能够提供有关设计问题的所有信息，但情况并非如此
如何在Vivado中用工程模式使用DFX流程
judy 在 周二, 04/23/2024 - 15:33 提交
本文介绍在Vivado中用工程模式使用DFX流程以及需要注意的地方。
安装过程需要277GB的Vivado各个模块分别需要多大空间
judy 在 周五, 04/19/2024 - 09:57 提交
这篇文章我们看下Vivado的安装包中，到底哪些东西最占空间？
Vivado使用入门（四）仿真
judy 在 周二, 04/16/2024 - 10:00 提交
本文将详细介绍vivado仿真功能，包括如何使用、测试激励文件的撰写，以及如何调用第三方仿真测试软件。
Vivado使用入门（三）添加或新建约束文件
judy 在 周二, 04/09/2024 - 09:45 提交
本文将详细介绍vivado添加或新建约束文件步骤和方法。
Vivado使用入门（二）新建或添加设计输入文件
judy 在 周五, 03/29/2024 - 10:03 提交
本文将详细介绍Vivado软件的使用方法，帮助初学者快速掌握AMD FPGA开发
Vivado使用入门（一）创建工程
judy 在 周四, 03/28/2024 - 11:49 提交
本系列将详细介绍Vivado软件的使用方法，帮助初学者快速掌握AMD（Xilinx） FPGA开发。
Vivado BD模式下导入RTL，如何实现聚合自定义的AXI接口？
judy 在 周二, 03/26/2024 - 09:44 提交
如何在导入Block Design后，也一样实现聚合在一起？