Vivado

<strong>定义I/O Ports信息</strong>
每个完整的FPGA设计必然包含I/O Ports定义与配置环节。I/O Ports包含了FPGA内部信号、管脚、PCB之间的连接关系。常用的设计方法有两种：
1. RTL工程：完成了RTL设计后，打开一个设计（如综合后设计）并换到I/O Planning View Layout，Vivado会自动从设计中读取I/O端口导入到I/O Ports窗口中，进行后续设置。

2. I/O Planning工程：可以在设计之前预先创建此工程，只定义I/O端口。此工程还可以读取包含I/O定义的CSV或XDC文件，将I/O信息导入到I/O Ports窗口。此类工程的意义是在设计前就确定好管脚约束信息，保证硬件设计与RTL设计工作同步展开。

无论是哪种工程，都可以将设计好的I/O端口导出到CSV格式文件。CSV文件是FPGA设计工程师与PCB设计工程师之间交流的一种重要文件。本文将对该文件内容及使用方法做详细介绍。

<strong>DCI与内部参考电压</strong>
Xilinx FPGA提供了DCI（Digitally Controlled Impedance）技术，包括两个功能：（1）.控制驱动器的输出阻抗；（2）.为驱动器或发送器添加一个并行端接，在传输线上得到精确的特征阻抗匹配，以提高信号完整性。DCI会主动调整I/O bank内的阻抗，以调整放在VRN和VRP管脚之间的外部精准参考电阻，这样可以补偿由于工艺变化、温度变化和电源电压抖动引起的I/O阻抗变化。每个I/O bank内都有两个复用引脚来控制该bank内所有I/O的阻抗或并行端接值。

带有差分输入缓冲区的单端I/O需要一个参考电压Vref，可以使用专用的Vref管脚为每个I/O bank提供参考电压。另外也可以使用INTERNAL_VREF约束来生成内部参考电压，这样PCB上就不需要为Vref提供电源线，也可以释放Vref管脚作为通用I/O使用。每个bank都可以设置一个可选的内部参考电压。

Ug471和ug571分别介绍了7系列和UltraScale系列中DCI和INTERNAL_VREF的详细信息。本文将介绍在Vivado中设置与之相关的DCI_CASCADE和INTERNAL_VREF属性。

1.添加debug核的合理方法是在源代码中添加(*mark_debug="true"*),综合后，打开综合结果，set debug内这些标记的信号全部在网标内，不会被优化掉。如果不在代码里加这些标记，直接在综合结果里添加net，很多感兴趣的信号会被优化掉，且残缺不全。

2.若果debug核使用的时钟是zynq ps端输出的时钟，那么烧录完bit文件后，是不会自动弹出debug界面的，需要在软件工程里，debug软件工程，让cpu跑起来，产生时钟信号，再回vivado内refresh device，即可弹出debug界面。

3.自定义IP内代码被改动后，Block Design内会提醒刷新IP路径，然后在窗口下方勾选改动的IP，点击UPDATE IP按钮，即可更新IP核。

4.重新生成bit文件后，建议关闭eclipse软件工程，vivado内file-> export hardware，重新输出.hdf等硬件信息文件，然后重新打开eclipse软件工程，eclipse会自动更新硬件信息，并重新编译整个工程。

Vivado运行Report Timing Summary时，只显示各个子项目最差的十条路径，很可能并不包含你最关心的路近，这个时候显示指定路径的时序报告就显得很重要了，下面就简单介绍一下Vivado下显示指定路径时序报告的流程。

1.打开布局布线后的结果
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201808/13281-38766-…; alt="" width="670"></center>

<font color="#FF8000">作者：NingHeChuan（宁河川）</font>

　对于电子工程师来说，很多电路设计仿真软件都是特别大的，安装下来一般都是上G，甚至几十G，而且win7的兼容性也是最好的，不愿意升级win10是因为麻烦，而且没有必要，对于很多的设计软件来说win10还没有完全兼容，而且还不停自动更新，时间很珍贵的，谁愿意浪费大把时间搞什么兼容性问题，而不是code or design。所以EE一般会把Wndows自动更新关闭。对于普通用户来说就无所谓了，用电脑写写报告，看看片子，跟着win10升级还能体验到很多新功能，完全不会被兼容性问题困扰。关闭Windows10自动更新的方法请自行百度。

<strong>七、Vivado在Win10上出现的BUG</strong>

<font color="#FF8000">作者：OpenS_Lee</font>

<strong>1背景知识</strong>

在我们的FPGA设计项目中，硬件的诊断和校验可能会占去超过30%—40%的FPGA开发时间，FPGA的debug也是FPGA设计中重要的一环。掌握并灵活运用FPGA设计工具的debug功能也是加快FPGA设计的关键。

<strong>1.1 ILA(Integrated Logic Analyzer)</strong>

<font size="3"><strong>重磅消息</strong></font>

今天我们非常高兴宣布，Plunify 将与赛灵思在<a href="https://www.plunify.com/cn/plunify-cloud/"&gt; Plunify Cloud 云平台</a>上，合作推出按需供应的 Vivado 设计套装 HLx 版本软件的许可证！Plunify Cloud 云平台构建在世界上最大的云供应商 – 亚马逊网络服务 (Amazon Web Services)。

自 2026.1 版起，AMD Vivado™ 设计套件升级为新的分级许可模式，您可以根据自身的设计需求选择相应的许可等级。为帮助用户更清晰地了解新的许可模式，我们列出以下常见问题解答。

过去十多年里，FPGA行业有一个很有意思的现象。相比ASIC动辄几十万美元起步的EDA授权费用，FPGA一直保持着相对友好的开发环境。

自 2026.1 版本（2026 年 6 月）起，AMD Vivado™ 设计套件升级为全新的许可方案，为您提供更灵活、更多样的选择，以满足开发者不同的设计需求。