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VS Code 常用快捷键有哪些？对于日常编写FPGA代码来说，像Vivado、Quartus这类官方开发工具，虽然综合布局布线很强大，但自带的代码编辑器实在不敢恭维——语法高亮简陋、自动补全迟钝、查找替换也不够灵活

Vivado时序约束有哪些关键点？时序不过，很多人第一反应是改逻辑、降频率、加流水线。但很多时候问题根本不在设计本身，而是 XDC 约束文件写得有问题。

FPGA 还有另一条路？Efinix 正在重新思考“逻辑与布线”的取舍在 FPGA 的世界里，有一个几乎所有工程师都会遇到的问题：逻辑资源够了，但布线过不去。或者反过来：布线资源很多，但逻辑已经用完。

Verilog 5个避坑经验分享写 Verilog 这事，一开始觉得跟写 C 差不多，直到仿真跑得漂漂亮亮，上板波形全是乱的，才发现这门语言的坑不是你看教程能避开的，得自己踩过才长记性。

Vivado一些好用的隐藏功能Vivado 里藏着一堆大多数人没用过的功能，我挑了几个出来，分享给大家。

Vivado Block Design 提示IP升级，如何跳过？在Vivado Block Design里遇到IP核升级提醒时，如果不想升级，完全可以通过设置“锁定”的方式来跳过它。

AMD FPGA文档如何高效查找？无论你是 FPGA 入门学习者，还是资深硬件开发工程师，这套官方资源都是进阶路上不可或缺的工具，建议直接收藏，常备用！

为什么 DO-254 不是技术手册，而是设计保证指南很多工程师第一次真正去看 DO-254 时，都会有一种很自然的期待：它应该告诉我硬件应该怎么设计；它应该告诉我 FPGA 开发到底该怎么做；

如何从代码层面降低布线拥塞（三）？不合理的模块划分，会导致工具无法有效规划布局，引发逻辑过度集中，或者跨区域的长布线。

如何从代码层面降低布线拥塞（一）？FPGA工具层面的设置只是临时缓解拥塞的手段，而代码层面的优化是从根源上减少互连需求，彻底解决拥塞问题，同时不会牺牲设计的性能。这里分享一些代码优化方法。

如何利用Vivado 识别布线拥塞？Vivado 提供了多种工具来识别拥塞的位置、类型和严重程度，今天来聊一聊这些方法。

6 纳秒，175 Mpps，LUT 直降 37%！做 RDMA / DPU / 可编程数据面的，请收藏这篇登顶 IEEE TC 的硬件定时器新作如果你正从事 RDMA 网卡、TOE 加速器、SDN 交换机、可编程数据面相关研发工作，或是曾编写过 setTimer() 相关定时逻辑代码，这篇论文值得你认真研读。