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set_false_path 别乱用：XDC 例外约束避坑本文分清 set_false_path / set_clock_groups / set_multicycle_path 三条例外约束的使用边界，搞懂「报告红了就加 false_path」错在哪，CDC 到底该怎么约束

Vivado DFX技术：实现 FPGA 部分动态重配本文基于 Vivado Design Suite User Guide: Dynamic Function eXchange的核心思想，对 DFX 的概念、架构、设计流程、关键约束、配置接口、应用场景以及工程实践要点进行梳理与总结。

时序违例一直过不去？先看看这六个方向做高频、大位宽设计久了，我的感受是，时序问题九成在你按下综合之前。组合逻辑直接喂 always、信号扇出拉爆、大位宽总线不打拍，这些写法，工具救不了你

AMD开源 Mini-ISP：FPGA图像处理又多了一个开源选择最近，AMD 在 GitHub 上公开了一个名为 Mini-ISP 的项目。这是一个采用 Verilog RTL（SV）实现、完全运行在 FPGA 可编程逻辑（PL）中的轻量级 ISP（Image Signal Processor）。

Crosslink-NX应用连载（15）：多摄像头采集、聚合和GMSL2远程传输设计今天分享一个MIPI多摄像头聚合和GMSL2远传的小设计，把基于VC（VCX）的多路MIPI MUX和GMSL2远传整理在一起来聊

FPGA上的自由空间加速器：EPFL开源FSA项目探索下一代可重构计算架构FPGA 凭借可重构、高并行和低延迟优势，成为加速计算的重要方向。来自瑞士洛桑联邦理工学院VCA 实验室的 FSA项目，正是针对这一问题提出的一种新型 FPGA 加速架构。

Vivado 综合布线报错找不到原因，有可能是路径太长了？Windows 传统上规定文件或目录的完整路径（包含盘符和所有文件夹名）最多 260 个字符（MAX_PATH）

不用写一行 HDL！AMD 官方教你用 MATLAB + Simulink 搭建 FPGA 软件无线电本项目演示一下如何使用 AMD Vitis™ 模型编辑器轻松开发这样的解决方案

VS Code 常用快捷键有哪些？对于日常编写FPGA代码来说，像Vivado、Quartus这类官方开发工具，虽然综合布局布线很强大，但自带的代码编辑器实在不敢恭维——语法高亮简陋、自动补全迟钝、查找替换也不够灵活

Vivado时序约束有哪些关键点？时序不过，很多人第一反应是改逻辑、降频率、加流水线。但很多时候问题根本不在设计本身，而是 XDC 约束文件写得有问题。

FPGA 还有另一条路？Efinix 正在重新思考“逻辑与布线”的取舍在 FPGA 的世界里，有一个几乎所有工程师都会遇到的问题：逻辑资源够了，但布线过不去。或者反过来：布线资源很多，但逻辑已经用完。

Verilog 5个避坑经验分享写 Verilog 这事，一开始觉得跟写 C 差不多，直到仿真跑得漂漂亮亮，上板波形全是乱的，才发现这门语言的坑不是你看教程能避开的，得自己踩过才长记性。

Vivado一些好用的隐藏功能Vivado 里藏着一堆大多数人没用过的功能，我挑了几个出来，分享给大家。

Vivado Block Design 提示IP升级，如何跳过？在Vivado Block Design里遇到IP核升级提醒时，如果不想升级，完全可以通过设置“锁定”的方式来跳过它。

AMD FPGA文档如何高效查找？无论你是 FPGA 入门学习者，还是资深硬件开发工程师，这套官方资源都是进阶路上不可或缺的工具，建议直接收藏，常备用！

为什么 DO-254 不是技术手册，而是设计保证指南很多工程师第一次真正去看 DO-254 时，都会有一种很自然的期待：它应该告诉我硬件应该怎么设计；它应该告诉我 FPGA 开发到底该怎么做；

如何从代码层面降低布线拥塞（三）？不合理的模块划分，会导致工具无法有效规划布局，引发逻辑过度集中，或者跨区域的长布线。

如何从代码层面降低布线拥塞（一）？FPGA工具层面的设置只是临时缓解拥塞的手段，而代码层面的优化是从根源上减少互连需求，彻底解决拥塞问题，同时不会牺牲设计的性能。这里分享一些代码优化方法。

如何利用Vivado 识别布线拥塞？Vivado 提供了多种工具来识别拥塞的位置、类型和严重程度，今天来聊一聊这些方法。