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文章是对官方文档Resource Manger部分的总结，写得不是很有条理，仅是自己对这部分学习认识的一个总结，希望对看到的人有所帮助。
QNX OS是微内核操作系统，其内核仅仅提供进程调度、进程通讯等服务。文件访问、设备驱动等服务都属于用户空间的任务，下图是QNX系统的架构图

<font color="#FF8000">作者：Mculover666</font>

在上一篇中提到，Pynq是为了降低开发人员的门槛，但是作为一个学习嵌入式开发的学生，当然要一步一个脚印打好基础，所以选择从Zynq入手学习，等跑起来Linux系统再运用Python开发也不迟，知其然也知其所以然，开发效率更高，所以接下来的几篇都是关于Zynq的，如果想直接玩Pynq可直接跳过，毫无影响。

1.Zynq的架构
在开始实验之前对Zynq芯片有一个基本的认识，如果想深入了解关于Zynq的理论部分，推荐参考The Zynq Book，有英文版和中文版，在此对于Zynq的理论浅尝辄止，不做深究，重点放在实验应用上。

Zynq中包含两大功能块：PS部分和PL部分。

上一节我们体验了一把PS和PL是怎样联合开发的，这种ARM和FPGA联合设计是ZYNQ的精华所在。这一节我们实现一个稍微复杂一点的功能——测量未知信号的频率，PS和PL通过AXI总线交互数据，实现我们希望的功能。

如何测量数字信号的频率

最简单的办法——在一段时间内计数

在我们设定的时间（Tpr） 内对被测信号的脉冲进行计数， 得Nx， Fx=Nx/Tpr。

Tpr 越大，测频精度越高。这种方法适合于高频信号，因为这里可能会有一个被测信号周期的误差，测量高频信号时误差小。

另一个变种——在一个周期内计数

一直以来，觉得自己关于FPGA方面，摸不到“低”——对底层架构认识不清，够不着“高”——没真正独立做过NB的应用，如高速、复杂协议或算法、神经网络加速等高大上的应用，所以能力和认识水平都处于中间水平。这段时间做时序优化，感觉心有余而力不足了，可能要触及手动布局布线了，打开Device布局图才开始有兴趣探究一些底层结构的东西。

上一篇中提到了SLICEL和SLICEM都可用作ROM，后者还可以作为分布式RAM（Distribute RAM，DRAM）。本篇主要总结的是块状Memory（Block Memory），实际上就是FPGA内部独立于逻辑单元的专用存储器，更像是一种硬核。

本文是该系列的第5篇。第2篇中以数字滤波器的设计为主题，介绍了System Generator的完整设计流程。本文将对其中使用到的Gateway In和Gateway Out模块进行详细介绍。

<strong>Simulink到FPGA的转换</strong>

Simulink中的仿真模型为连续时间系统，数据格式多种多样；而FPGA中为离散时间系统，数据必须用一定的位数进行量化。两者之间必须要进行从连续到离散的转换、数据格式的转换，否则无法进行正确的FPGA设计。Xilinx Blockset中提供了相应的解决方案。

本文是该系列的第4篇，第2篇以数字滤波器的设计为主题，介绍了System Generator的完整设计流程；第3篇介绍了 System Generator导出设计的说明文档和testbench的特性。本文将介绍System Generator对设计进行资源分析和时序分析的相关方法。

<strong>查看分析结果</strong>

本文在第2篇设计的数字滤波器模型基础上运行分析。System Generator集成了时序分析和资源分析功能，以确保在simulink中设计的DSP系统导出到FPGA环境中能够正确运行。其本质上仍然是在后台调用Vivado进行分析，System Generator只是读取了分析结果并显示出来。