博客

Vivado Block Design 提示IP升级，如何跳过？在Vivado Block Design里遇到IP核升级提醒时，如果不想升级，完全可以通过设置“锁定”的方式来跳过它。
AMD FPGA文档如何高效查找？无论你是 FPGA 入门学习者，还是资深硬件开发工程师，这套官方资源都是进阶路上不可或缺的工具，建议直接收藏，常备用！
为什么 DO-254 不是技术手册，而是设计保证指南很多工程师第一次真正去看 DO-254 时，都会有一种很自然的期待：它应该告诉我硬件应该怎么设计；它应该告诉我 FPGA 开发到底该怎么做；
如何从代码层面降低布线拥塞（三）？不合理的模块划分，会导致工具无法有效规划布局，引发逻辑过度集中，或者跨区域的长布线。
如何从代码层面降低布线拥塞（一）？FPGA工具层面的设置只是临时缓解拥塞的手段，而代码层面的优化是从根源上减少互连需求，彻底解决拥塞问题，同时不会牺牲设计的性能。这里分享一些代码优化方法。
如何利用Vivado 识别布线拥塞？Vivado 提供了多种工具来识别拥塞的位置、类型和严重程度，今天来聊一聊这些方法。
6 纳秒，175 Mpps，LUT 直降 37%！做 RDMA / DPU / 可编程数据面的，请收藏这篇登顶 IEEE TC 的硬件定时器新作如果你正从事 RDMA 网卡、TOE 加速器、SDN 交换机、可编程数据面相关研发工作，或是曾编写过 setTimer() 相关定时逻辑代码，这篇论文值得你认真研读。
Vivado中如何找到高扇出信号？这里分享一下命令report_high_fanout_nets,可方便的排查高扇出网线、解决布线拥塞和时序违例的。
团队发布开源可编程调度网卡平台 SchedraNIC把"灵活调度算法"装进"真实硬件"——一种支持 8192 并发流、25.5% 单流吞吐提升的开源多队列智能网卡，让可编程报文调度研究告别"只能仿真"的尴尬。
AMD（XILINX）FPGA 乘加运算DSP有哪些坑？7系列FPGA中的乘加器是DSP48E1，是25×18的有符号数乘法器。这里分享几个使用要点：
FPGA图像处理平台搭建：MIPI + VDMA + Ethernet全流程

<p>基于 MicroBlaze V 的 FPGA 视觉平台：通过以太网实时捕获、调试和传输 MIPI 相机数据，支持全帧或高速 ROI 范围。</p>
YunSDR小课堂-信道估计与均衡(第87讲)

在前述章节中，我们着重研究了发射机与接收节点之间的同步问题。通过整合前面章节内容，帧恢复现在成为可能，我们已达到成功解码帧的门槛
YunSDR小课堂-帧同步与信道编码(第85讲)

除巴克序列外，还有其他序列在除特定时刻外具有最小互相关的类似特性。两个流行的选择是Zadoff-Chu序列和Golay互补序列，它们目前均被纳入现有无线标准
FPGA建立时间与保持时间如何理解？

在 FPGA 的时序设计与分析中，建立时间（Setup Time）和保持时间（Hold Time）是保障数字电路稳定工作的核心时序参数
如何在跨时钟域分析中处理好复位信号？

如果你做过一定规模的 FPGA / SoC 项目， 一定遇到过这样一种非常折磨人的问题：系统偶尔起不来;重新按一次 reset,又好了
Xilinx FPGA 时钟之心：MMCME2_ADV 全面详解

今天，我们将剥开 IP 核的外壳，深入到底层原语（Primitive）层面，全方位解析 Xilinx 7 系列中最强大的混合模式时钟管理器——MMCME2_ADV。
Vivado增量编译，你用对了不？

Vivado增量编译包括增量综合和增量布局布线，增量布局布线最耗时，推荐设置增量布局布线，以有效降低编译时间。
DO‑254 物理测试如何支撑审查与取证？

这一篇，我们不再讲“怎么做测试”， 而是从审查与取证的角度，回答一个核心问题：DO‑254 物理测试，究竟是如何支撑审查通过的？
Vivado仿真加速有哪些方法？

vivado仿真真的很慢，所以FPGA开发一般都用modelsim仿真，这里分享一个vivado仿真加速的设置方法。
用 Python 写 FPGA IP！—— MyHDL 自定义中断生成器实践

使用 Python/MyHDL 创建自定义 FPGA IP，与 Vivado 集成，并通过 PYNQ 进行控制——实现软件上的简单硬件设计。