技术 | FPGA 开发圈

YunSDR小课堂-信号与系统(第66讲)

数字信号处理（DSP）始终处于数学复杂性、计算性能和日益增长的移动性前沿，影响着通信、医学成像、雷达、娱乐乃至科学探索等领域。

2026-01-05 | YunSDR, 数字信号处理, 软件定义无线电

使用霍纳法则与定点算术实现多项式运算（VHDL）

在处理器上计算高阶多项式可能极其耗时。例如，未经优化时10阶多项式需要65次乘法和10次加法。假设每次运算仅需1个时钟周期（实际往往更长）

2026-01-04 | 霍纳法则, 定点算术, VHDL

XilSEM可插错错误类型及log示例

本文对几种错误类型做一下简单介绍，并基于VCK190开发板，熟悉一下发现错误后对应的XilSEM报告。

2026-01-04 | XilSEM, VCK190, Versal

基于Vitis Model Composer进行AIE开发

基于Vitis Model Composer进行AI Engine（AIE）开发，核心优势体现在AIE专属优化、开发流程简化、灵活的适配性、高效验证及量产适配等方面

2025-12-31 | Vitis, AI Engine, AMD

Vitis AI 5.1 NPU多实例支持

本文阐述了如何构建包含多个NPU IP实例的VEK280参考设计，及如何用vart_ml_demo和x_plus_ml_app应用程序执行多个模型。

2025-12-30 | Vitis AI, NPU, AMD, VEK280

YunSDR小课堂-信号与系统(第65讲)

在现代通信的研究中，模拟与数字领域始终存在显著的二元性。这两个领域均能够高效且高速地进行处理。然而，模拟信号具有近乎无限的精确度，但由于其本质

2025-12-30 | YunSDR

FIR滤波器(VHDL实现)

本文详述了用VHDL编写、适用于FPGA的FIR滤波器电路。该组件通过并行接口从用户逻辑读取数据流和滤波系数，并输出滤波结果。

2025-12-29 | FIR滤波器, VHDL

锁存器中的时间借用

对于基于锁存器的设计，静态时序分析会应用一个称为时间借用的概念。本篇博文解释了时间借用的概念，若您的设计中包含锁存器且时序报告中存在时间借用，即可适用此概念。

2025-12-26 | 锁存器, AMD, 静态时序分析

SEM IP健康状态检查

SEM IP是一个非常‘安静’的IP。构建的时候，它的逻辑就是独立于用户系统设计的，并用区域约束做了一定的分割。对于它唯一的时钟信号，我们也是建议越独立越好。

2025-12-25 | SEM IP, AMD, 每日头条

加速机器人及自主系统控制开发——MATLAB/Simulink 驱动先进控制应用（上）

作为机器人控制工程师，你有没有过这样的经历？明明反复调试了多个控制回路的 PID 参数，机器人的动作还是不够稳；机械臂在高速运动时抖动严重，轨迹跟踪总差那么一点；

2025-12-25 | 机器人, Matlab, Simulink, PID控制器

如何在zcu102板卡上实现GEM的fixed-link配置

本文介绍了一种在两块zcu102开发板上实现GEM-GEM直连的一种方法。

2025-12-23 | ZCU102, AMD, 每日头条

YunSDR小课堂-信号与系统(第64讲)

理解信号的表示方法能够极大提升分析和设计数字通信系统的能力。我们需要多种便捷的数值数学框架来表示实际的射频、基带和噪声。

2025-12-23 | YunSDR, 威视锐科技

Zynq MPSoC上AXI超时模块（ATB）的配置与测试方法

通过本文提供的方法，用户可以有效配置和测试Zynq MPSoC中的AXI超时模块，防止CPU挂死。

2025-12-22 | Zynq MPSOC, AXI, ATB, 每日头条

处理MultiBoot升级半程掉电的原理和最基本方法

之前在《一个思路：缩短MultiBoot流程中的回跳 (Fallback) 时间》中，提到过FPGA无法处理升级Image过程中半程掉电的情形。但是仍然陆续有客户咨询这个问题。

2025-12-19 | Multiboot, UltraScale

YunSDR小课堂-信号与系统(第62讲)

连续时间模拟信号可通过采样和量化转换为离散时间数字信号，其中连续模拟输入信号 xa(t)被转换为离散数字输出信号 x[n]。采样是将连续时间信号转换为离散时间信号的过程

2025-12-19 | YunSDR, 威视锐科技

将Primus生成的波形文件导入MATLAB的处理过程和技巧

Primus 生成的波形 vcd 文件，需要进行怎样的预处理和格式转化，才能允许 MATLAB 直接导入呢？本文将给大家分享这个过程的实现步骤，技巧和经验。

2025-12-17 | Primus, Matlab, 易灵思, 首页推荐

YunSDR小课堂-信号与系统(第61讲)

时间域与频域是表示相同信号的两种不同方式。傅里叶变换由其创始人—法国数学家兼物理学家让-巴蒂斯特·约瑟夫·傅里叶命名，揭示了这两种表示之间的数学关系

2025-12-16 | YunSDR, 威视锐科技

Lattice Diamond与MachXO2扩展板教程

本教程将引导您使用Lattice Diamond软件(版本4.1.87)为MachXO2扩展板评估套件创建简单项目。适用于两个版本的评估套件。

2025-12-16 | MachXO2, Lattice Diamond

为什么Timing_Summary的THS与所有Clock Interaction内所有的sub-THS的和不相等

Design Timing Summary内的THS与Clock Interaction 内所有时钟之间的THS的和不相等

2025-12-15 | Timing_Summary, THS, Clock-Interaction

面向超大规模芯片验证的分割技术：挑战、算法与实践

随着集成电路设计迈入超大规模时代，芯片规模已从早期小规模集成电路的数千门级，跃升至当前先进制程下的数十亿门级。

2025-12-12 | 芯片验证, 亚科鸿禹, 硬件辅助验证

Enclustra 水星Mercury+ XU1核心板将边缘人工智能送入卫星轨道

Klepsydra与Enclustra合作，将人工智能框架与紧凑型FPGA硬件平台相结合，为卫星打造出兼具成本效益与高性能的人工智能计算平台

2025-12-12 | Enclustra, Mercury+ XU1, 人工智能

SystemC 仿真库的编译

AMD Vivado™ 设计套件以文件和库的形式提供仿真模型。仿真库包含器件和 IP 的行为和时序模型。编译后的库可供多个设计项目使用。

2025-12-12 | SystemC, 仿真器, 每日头条

YunSDR小课堂-软件定义无线电概论(第60讲)

微电子产业在过去六十年中迅速发展，推动了微处理器系统的诸多进步，使我们日常所依赖的诸多应用成为可能。随着时间推移，这一演进速度正如著名的摩尔定律所描述

2025-12-12 | YunSDR, 软件定义无线电

AMD EV系列器件VCU Control Software简介

近年来，随着音视频应用场景和内容越来越丰富，对网络传输和存储都带来了巨大的挑战。为了应对这一挑战，各种视频编解码技术就被提了出来

2025-12-11 | VCU, Zynq MPSOC, 视频编解码器

eMMC应用—Linux系统加载

易灵思提供了基于eMMC的Linux系统加载方案，完善了易灵思RISC-V生态系统，更加便于用户在RISC-V上使用Linux系统。

2025-12-10 | eMMC, FPGA芯片, 易灵思

Hyperlynx仿真系列 (二): Versal GTM

本文简单介绍了如何用Hyperlynx来做GTM的 IBIS AMI的PAM4仿真，以及可以通过仿真输出文件来画出Sampled Eye以帮助分析。

2025-12-09 | Hyperlynx, Versal-GTM, AMD

2.5D/3D封装技术：FPGA单芯片逻辑资源突破500K桎梏的手段

以FPGA领域全球排名第一名AMD-Xilinx的UltraScale架构系列产品为例，其内部结构如图所示

2025-12-08 | UltraScale, 封装技术, 高性能计算, 今日头条

YunSDR小课堂-软件定义无线电概论(第58讲)

随着计算技术、数字信号处理与数字通信算法、人工智能、射频硬件设计、网络拓扑等多项技术的进步，现代通信系统已演进为复杂、智能且高性能的平台

2025-12-05 | YunSDR, 软件定义无线电

福晞®软件调试工具介绍：工程添加 Debugware IP

本工具集提供了多种添加 Debugware IP 的方式，在完整运行福晞流程生成码流，并成功下载后，通过 Real Time Debug 工具可选择不同 LA Core

2025-12-04 | 福晞软件, 京微齐力, 调试工具

易灵思FPGA DSP源语使用方法

本文将重点解析易灵思 FPGA 中的 DSP 原语结构、功能特性及其在实际设计中的使用方法，帮助读者理解如何借助这些硬件资源构建高效的信号处理系统。

2025-12-03 | 易灵思, FPGA 应用, DSP, 每日头条

Hyperlynx仿真系列(一): Versal GTYP

本文简单介绍了如何用Hyperlynx来做GTYP的 IBIS AMI仿真，以及可以通过仿真输出文件来画出以帮助分析。

2025-12-02 | Hyperlynx, 每日头条, Versal, GTYP

Zynq UltraScale+ MPSoC PYNQ3.1.2 移植

本教程在 Ubuntu22.04.1 虚拟机中安装了 Xilinx 2024.1 的开发环境，基于该环境从源码编译 PYNQ 3.1.2 工程，生成能够在 ALINX AXU15EGB 开发板上运行的 PYNQ 系统镜像。

2025-12-01 | Zynq-MPSoC, PYNQ, AXU15EGB

PetaLinux 简介 - 第 2 部分

在这第二篇博客中，我们将在“第 1 部分”中创建的工程的基础上，继续介绍如何构建系统镜像并在 Zynq UltraScale+™ ZCU102 评估套件上启动该镜像。

2025-11-28 | Petalinux

钛金高速接口之PCIe介绍

在数字经济飞速发展的今天，数据传输速率已成为硬件性能突破的核心瓶颈。作为国内首款适配中端FPGA的PCIe Gen4高速接口方案，钛金高速接口的闪亮登场

2025-11-28 | 钛金高速接口, PCIe, 易灵思

Vitis HLS 断点调试

HLS验证过程中，CSIM是最初验证程序功能是否正常的手段。作为最接近传统软件开发的方式，Vitis也提供了调试功能。

2025-11-25 | Vitis HLS, 断点调试

Altera FPGA EMIF 设计与调试

本文主要介绍 Altera FPGA 外部存储器接口 EMIF 的技术选型、设计实现、仿真验证与硬件调试。

2025-11-21 | Altera, EMIF

Efinity IDE入门教程

本教程基于Efinix Efinity软件(版本2021.2.323.1.8)，演示如何使用Trion T120F576开发板创建简单项目。

2025-11-21 | Efinix, IDE, 教程

易灵思FPGA RISC-V 如何使用自定义指令加速设计

本次讲给大家介绍易灵思RISCV的自定义指令：在Sapphire RISC-V SoC中，支持用户定义的自定义指令，这使得开发者能够加速特定的计算任务。

2025-11-20 | RISC-V, 易灵思, FPGA 应用

MPSoC功耗优化策略

FPGA 的功耗优化是一个系统性工程，需要从设计架构、RTL 代码、工具配置、物理实现等多个层面协同优化，同时平衡性能、面积和功耗（PPA）。

2025-11-19 | MPSoC, 功耗优化, 今日头条

Versal SelectIO 基于XPHY构建源同步接口(二)

在上一篇Blog中主要阐述了XPHY的内部结构以及实现源同步接口的基本原理。本文将建立测试工程并且通过仿真进一步介绍Versal XPHY的相关特性。

2025-11-18 | Versal, SelectIO, XPHY

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