技术 | FPGA 开发圈

Versal Gen2连载第四篇--KPL3858 IBERT示例设计和测试

本篇聚焦KPL3858上的高速串行收发器（GTYP Transceiver）——通过AMD官方提供的IBERT（Integrated Bit Error Ratio Tester）示例设计

2026-04-14 | Versal Gen2, KPL3858, IBERT

YunSDR小课堂-信道估计与均衡(第89讲)

针对在接收机结构中实际实现均衡器，依据系统需求，我们可采用多种设计策略。一个合理的设计视角是考虑完成给定信道环境均衡所需的训练数据量。

2026-04-13 | YunSDR

Versal Gen2连载第三篇--KPL3858 LPDDR5X-8533介绍及性能测试

在前两篇文章中，我们完成了开普勒KPL3858的开箱上电和UFS烧录启动。本篇聚焦KPL3858上最值得关注的硬件特性之一 —— LPDDR5X-8533高速内存子系统。

2026-04-13 | Versal Gen2, KPL3858

Versal Gen2连载第二篇--开普勒KPL3858 UFS烧录及启动

本篇聚焦UFS—— KPL3858 板载的高速存储介质，详细介绍 UFS 的硬件接口特性、在 Versal Gen2 上的优势，以及如何将 Linux 镜像烧录到 UFS 并从 UFS 启动。

2026-04-10 | Versal Gen2, KPL3858, UFS

Versal Gen2连载第一篇--开普勒KPL3858 EVK开箱及烧录启动

科通旗下开普勒实验室Kepler-Lab 推出了自研的 KPL3858评估板，该板以 AMD 官方 VEK385 为基础，对电源和时钟部分进行了简化和定制化设计

2026-04-09 | Versal Gen2, KPL3858, Kepler-Lab, VEK385

YunSDR小课堂-信道估计与均衡(第88讲)

本文将讨论几种自适应均衡器的实现方式，但文献中存在众多变体和替代方案

2026-04-09 | YunSDR, 威视锐科技

将 Allegro PCB 设计导入 HyperLynx 进行信号完整性仿真的完整流程指南

本文将详细介绍如何将 Allegro 的 PCB 文件导入 HyperLynx，并以差分信号为例，完成从建模到仿真的完整流程。

2026-04-07 | Hyperlynx, 信号完整性, Allegro

如何用熟悉的工具在 FPGA 上部署边缘 AI

本文将重点介绍推动设计人员探索新型边缘 AI 架构的应用场景及其需求，并引入 Altera 的边缘 AI FPGA 器件及软件工具

2026-04-07 | DigiKey, 边缘AI, Agilex

流语义寄存器：轻量级RISC-V扩展，单发射核计算利用率挂满！

先进处理器(CPU、GPU等)遭遇利用率墙时，开发重心从制造工艺转向工艺感知型计算机架构，聚焦能效。

2026-04-07 | RISC-V, 流语义寄存器

YunSDR小课堂-帧同步与信道编码(第86讲)

既然我们能够成功地跨无线链路恢复数据，接下来可以讨论使该过程更具鲁棒性的技术手段。信道编码是显而易见的方案，且在所有数字通信标准中均普遍采用。

2026-04-03 | YunSDR, 信道编码, 帧同步

基于DNN芯粒的存内计算架构仿真

由于深度学习(DL)模型规模的不断增长，在大型单片芯片上实现用于深度学习的存内计算(IMC)面临面积、良率和制造成本方面的挑战。

2026-04-02 | 深度学习, 芯粒技术, 存内计算

双端口 RAM 必踩坑：地址冲突与三种写模式全解

在本博客中，我们将探讨简单双端口 RAM 模块中地址冲突的概念，并深入研究各种写模式及其对地址冲突的影响。

2026-03-31 | 块RAM

如果你还在为超宽带信号的处理延迟头疼，这篇文章值得你花3分钟！

当数据速率高到让传统FPGA都束手无策，该怎么办？如果你正在从事雷达、电子战、频谱监测，或是5G/6G卫星通信的前沿开发，你一定知道这样一个事实

2026-03-31 | 信号处理, 瑞苏盈科, Andromeda

从PetaLinux到EDF迁移开发指南

AMD嵌入式开发框架(EDF)是一个完整的开源环境，旨在帮助嵌入式工程师基于AMD自适应SoC高效评估、开发和部署应用。

2026-03-30 | Petalinux, EDF, YOCTO, 每日头条

面向AI的芯粒组合

本文的设计范例，由一个CPU和两个机器学习加速器组成，采用仿真的芯粒配置，并使用高级接口总线(AIB)进行连接。

2026-03-30 | AI, 芯粒技术

高性能空间处理器芯粒架构与性能测试

由美国空军研究实验室（AFRL）和美国国家航空航天局（NASA）赞助的一款高性能航天计算（HPSC）处理器，基于芯粒的架构由波音公司为太空任务开发。

2026-03-27 | 芯粒技术, HPSC, ZCU102

Versal AIE实现高性能波束赋形算法

AIE以其卓越的计算密度、能效比和灵活性，成为实现5G及未来6G波束成形的理想平台，为无线通信的发展提供了强大的算力支持。

2026-03-25 | Versal AIE, 波束成形

可扩展DNN加速器：多芯粒推理架构

在一项坦福、麻省理工和英伟达的多芯片模块研究中，通过地参考信号生成以网格网络连接的36个芯粒组成的深度神经网络加速器，其架构显示出灵活扩展性

2026-03-25 | 神经网络加速, 芯粒, DNN

突破 PMU 测量瓶颈：精密 ADC 实现模拟输出精准采集

自动化测试设备 (ATE) 机架包含各种电子子系统，可用于进行半导体测试。VI 卡的功能是提供精确稳定的电压和电流源以及测量来测试半导体器件的电气特性

2026-03-24 | PMU, ADC, ADS9813

PCIe降速桥的原理及特点

降速桥种类较多，如PCIe降速桥、以太网降速桥、MIPI降速桥等。本文主要介绍亚科鸿禹PCIe Gen5降速桥的原理及特点。

2026-03-23 | PCIe, 高速接口, PCIe Gen5, 降速桥

AMD Vivado™ 2024.1 中 “AMD Versal™ CPM5 QDMA Gen4x8 ST Only Performance Design” CED 示例

一文看懂 AMD Vivado™ 2024.1 中 “AMD Versal™ CPM5 QDMA Gen4x8 ST Only Performance Design” CED 示例。

2026-03-23 | Vivado-2024.1, Versal

从摄像头到显示器：DVP转MIPI CSI-2视频传输方案深度拆解

本文将聚焦CPLD在DVP转MIPI过程中的核心作用，拆解其内部模块设计与实现思路。

2026-03-19 | DVP接口, MIPI-CSI-2, 视频传输, 智多晶

YunSDR小课堂-帧同步与信道编码(第84讲)

在前几章中，我们已经讨论了频率校正、时序补偿以及匹配滤波。同步的最后一个方面是帧同步。

2026-03-19 | YunSDR, 信道编码, 威视锐科技

在 Versal Gen2上通过 JTAG 启动 EDF镜像并刷写 UFS 的流程

本文基于 EDF 2025.11 版本进行测试，记录了在 VEK385 开发板上，如何：通过 JTAG 模式启动 EDF 镜像；使用 TFTP 引导 Linux 内核与 rootfs；

2026-03-16 | VEK385, Versal Gen2, UFS, 每日头条

在 ZCU102 上使用 PS AXI性能监视器（APM）测量 PS内部的DDR 带宽

本文提出了一种基于 PS的AXI 性能监视器（APM）在 ZCU102 开发板上实现的硬件级 PS内部DDR 带宽监控解决方案。

2026-03-13 | ZCU102, APM, Zynq-MPSoC, 每日头条

FPGA仿真环境搭建与使用技巧(I)

今天这篇文章，就给大家把Vivado+ModelSim/QuestaSim仿真环境的全流程讲透，从软件下载、版本选择，到库编译、环境配置，再到 Windows系统卡死的专属解决方案

2026-03-13 | FPGA仿真

ORAN wireless-xorif 硬件演示

本篇博文会为您演示如何生成设计，以及在评估板启动后如何使用 API 来配置 CC 设置。

2026-03-12 | ORAN, ZCU102, ZCU111

FPGA组合逻辑设计技巧分享4

使用关系运算符时，应尽可能保证两个操作数的位宽相等，或者使用unsigned或signed数据类型。

2026-03-12 | FPGA设计, 逻辑设计

AMD Versal™ 自适应 SoC：eMMC 烧录/启动调试检查表（下）

本文中提供的指导信息演示了一种全面的方法用于理解、配置 Versal 中的 eMMC 烧录/启动流程并对其进行故障排除。

2026-03-11 | Versal, eMMC

AMD Versal™ 自适应 SoC：eMMC 烧录/启动调试检查表（上）

本篇博文提供了有关 AMD Versal™ 自适应 SoC 中 eMMC 烧录和启动设置的技巧和指南。它还可用于调试 eMMC 烧录/启动失败。

2026-03-10 | Versal, eMMC

YunSDR小课堂-载波同步(第83讲)

为评估同步性能，可以考虑多个变量。这些变量包括但不限于锁定时间、有效拉入范围及收敛误差矢量幅度。应以满足特定设计需求为目标对这些度量进行平衡

2026-03-10 | YunSDR, 载波同步, 威视锐科技

多 FPGA 系统设计指南：分区、互连与同步的核心策略

本文介绍了多 FPGA 系统设计中的关键问题，包括逻辑分区策略、芯片间互连技术以及跨器件同步机制，并探讨了验证、调试、功耗和系统扩展等工程挑战

2026-03-09 | FPGA设计

YunSDR小课堂-载波同步(第82讲)

经过粗频率校正（CFC）后，仍存在基于所配置分辨率fr的频率偏移。细频率校正（FFC），又称载波相位校正，应当产生稳定星座，以供最终解调使用。

2026-03-04 | YunSDR, 载波同步, 威视锐科技

大模型推理延迟太高？试试基于 FPGA 的 Llama 3.1 8B 推理方案

Achronix 正式推出基于 FPGA 架构的 VectorPath 815 AI 推理设备，专为低延迟场景优化 Llama 3.1 8B 模型推理。

2026-03-03 | 大模型推理, Achronix, AI推理

US+/US GTY如何计算PLL参数

本文将着重介绍 GT PLL 相关参数的计算方法并且通过GT Wizard创建工程验证计算结果。

2026-03-03 | UltraScale+

Xilinx FPGA 输入延迟原语：IDELAYE2 与 IDELAYE3 详解

本文将深度剖析 Xilinx 7 系列（IDELAYE2）与 UltraScale 系列（IDELAYE3）的底层原理，带你彻底攻克输入延迟校准难题。

2026-03-02 | 时序收敛, IDELAYE2, IDELAYE3

YunSDR小课堂-载波同步(第81讲)

接收节点和发送节点通常是两个不同且空间分离的单元。因此，由于杂质、电噪声以及温度差异等自然因素，它们的本振集合之间会存在相对频率偏移

2026-02-28 | YunSDR, 载波同步, 威视锐科技

如何在VHK158上使用PL DDR控制器

本文介绍在VHK158开发板上，如何使用Versal Soft Memory Controller，替代默认的NoC方案。

2026-02-27 | VHK158, Versal, 每日头条

YunSDR小课堂-时序同步(第80讲)

针对发射机与接收机之间的符号时序不匹配，存在多种校正方法。然而，在本章节中我们将探讨三种数字。

2026-02-26 | YunSDR, 时序同步, 威视锐科技

智多晶DSP IP介绍

在现代异构计算架构中，FPGA的可编程逻辑阵列以其高度灵活性著称。但仅靠查找表（LUT）和触发器构成的标准逻辑单元处理复杂算法时

2026-02-26 | 智多晶, DSP, IP核, 异构计算

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