技术 | FPGA 开发圈

将Primus生成的波形文件导入MATLAB的处理过程和技巧

Primus 生成的波形 vcd 文件，需要进行怎样的预处理和格式转化，才能允许 MATLAB 直接导入呢？本文将给大家分享这个过程的实现步骤，技巧和经验。

2025-12-17 | Primus, Matlab, 易灵思, 首页推荐

YunSDR小课堂-信号与系统(第61讲)

时间域与频域是表示相同信号的两种不同方式。傅里叶变换由其创始人—法国数学家兼物理学家让-巴蒂斯特·约瑟夫·傅里叶命名，揭示了这两种表示之间的数学关系

2025-12-16 | YunSDR, 威视锐科技

Lattice Diamond与MachXO2扩展板教程

本教程将引导您使用Lattice Diamond软件(版本4.1.87)为MachXO2扩展板评估套件创建简单项目。适用于两个版本的评估套件。

2025-12-16 | MachXO2, Lattice Diamond

为什么Timing_Summary的THS与所有Clock Interaction内所有的sub-THS的和不相等

Design Timing Summary内的THS与Clock Interaction 内所有时钟之间的THS的和不相等

2025-12-15 | Timing_Summary, THS, Clock-Interaction

面向超大规模芯片验证的分割技术：挑战、算法与实践

随着集成电路设计迈入超大规模时代，芯片规模已从早期小规模集成电路的数千门级，跃升至当前先进制程下的数十亿门级。

2025-12-12 | 芯片验证, 亚科鸿禹, 硬件辅助验证

Enclustra 水星Mercury+ XU1核心板将边缘人工智能送入卫星轨道

Klepsydra与Enclustra合作，将人工智能框架与紧凑型FPGA硬件平台相结合，为卫星打造出兼具成本效益与高性能的人工智能计算平台

2025-12-12 | Enclustra, Mercury+ XU1, 人工智能

SystemC 仿真库的编译

AMD Vivado™ 设计套件以文件和库的形式提供仿真模型。仿真库包含器件和 IP 的行为和时序模型。编译后的库可供多个设计项目使用。

2025-12-12 | SystemC, 仿真器, 每日头条

YunSDR小课堂-软件定义无线电概论(第60讲)

微电子产业在过去六十年中迅速发展，推动了微处理器系统的诸多进步，使我们日常所依赖的诸多应用成为可能。随着时间推移，这一演进速度正如著名的摩尔定律所描述

2025-12-12 | YunSDR, 软件定义无线电

AMD EV系列器件VCU Control Software简介

近年来，随着音视频应用场景和内容越来越丰富，对网络传输和存储都带来了巨大的挑战。为了应对这一挑战，各种视频编解码技术就被提了出来

2025-12-11 | VCU, Zynq MPSOC, 视频编解码器

eMMC应用—Linux系统加载

易灵思提供了基于eMMC的Linux系统加载方案，完善了易灵思RISC-V生态系统，更加便于用户在RISC-V上使用Linux系统。

2025-12-10 | eMMC, FPGA芯片, 易灵思

Hyperlynx仿真系列 (二): Versal GTM

本文简单介绍了如何用Hyperlynx来做GTM的 IBIS AMI的PAM4仿真，以及可以通过仿真输出文件来画出Sampled Eye以帮助分析。

2025-12-09 | Hyperlynx, Versal-GTM, AMD

2.5D/3D封装技术：FPGA单芯片逻辑资源突破500K桎梏的手段

以FPGA领域全球排名第一名AMD-Xilinx的UltraScale架构系列产品为例，其内部结构如图所示

2025-12-08 | UltraScale, 封装技术, 高性能计算, 今日头条

YunSDR小课堂-软件定义无线电概论(第58讲)

随着计算技术、数字信号处理与数字通信算法、人工智能、射频硬件设计、网络拓扑等多项技术的进步，现代通信系统已演进为复杂、智能且高性能的平台

2025-12-05 | YunSDR, 软件定义无线电

福晞®软件调试工具介绍：工程添加 Debugware IP

本工具集提供了多种添加 Debugware IP 的方式，在完整运行福晞流程生成码流，并成功下载后，通过 Real Time Debug 工具可选择不同 LA Core

2025-12-04 | 福晞软件, 京微齐力, 调试工具

易灵思FPGA DSP源语使用方法

本文将重点解析易灵思 FPGA 中的 DSP 原语结构、功能特性及其在实际设计中的使用方法，帮助读者理解如何借助这些硬件资源构建高效的信号处理系统。

2025-12-03 | 易灵思, FPGA 应用, DSP, 每日头条

Hyperlynx仿真系列(一): Versal GTYP

本文简单介绍了如何用Hyperlynx来做GTYP的 IBIS AMI仿真，以及可以通过仿真输出文件来画出以帮助分析。

2025-12-02 | Hyperlynx, 每日头条, Versal, GTYP

Zynq UltraScale+ MPSoC PYNQ3.1.2 移植

本教程在 Ubuntu22.04.1 虚拟机中安装了 Xilinx 2024.1 的开发环境，基于该环境从源码编译 PYNQ 3.1.2 工程，生成能够在 ALINX AXU15EGB 开发板上运行的 PYNQ 系统镜像。

2025-12-01 | Zynq-MPSoC, PYNQ, AXU15EGB

PetaLinux 简介 - 第 2 部分

在这第二篇博客中，我们将在“第 1 部分”中创建的工程的基础上，继续介绍如何构建系统镜像并在 Zynq UltraScale+™ ZCU102 评估套件上启动该镜像。

2025-11-28 | Petalinux

钛金高速接口之PCIe介绍

在数字经济飞速发展的今天，数据传输速率已成为硬件性能突破的核心瓶颈。作为国内首款适配中端FPGA的PCIe Gen4高速接口方案，钛金高速接口的闪亮登场

2025-11-28 | 钛金高速接口, PCIe, 易灵思

Vitis HLS 断点调试

HLS验证过程中，CSIM是最初验证程序功能是否正常的手段。作为最接近传统软件开发的方式，Vitis也提供了调试功能。

2025-11-25 | Vitis HLS, 断点调试

Altera FPGA EMIF 设计与调试

本文主要介绍 Altera FPGA 外部存储器接口 EMIF 的技术选型、设计实现、仿真验证与硬件调试。

2025-11-21 | Altera, EMIF

Efinity IDE入门教程

本教程基于Efinix Efinity软件(版本2021.2.323.1.8)，演示如何使用Trion T120F576开发板创建简单项目。

2025-11-21 | Efinix, IDE, 教程

易灵思FPGA RISC-V 如何使用自定义指令加速设计

本次讲给大家介绍易灵思RISCV的自定义指令：在Sapphire RISC-V SoC中，支持用户定义的自定义指令，这使得开发者能够加速特定的计算任务。

2025-11-20 | RISC-V, 易灵思, FPGA 应用

MPSoC功耗优化策略

FPGA 的功耗优化是一个系统性工程，需要从设计架构、RTL 代码、工具配置、物理实现等多个层面协同优化，同时平衡性能、面积和功耗（PPA）。

2025-11-19 | MPSoC, 功耗优化, 今日头条

Versal SelectIO 基于XPHY构建源同步接口(二)

在上一篇Blog中主要阐述了XPHY的内部结构以及实现源同步接口的基本原理。本文将建立测试工程并且通过仿真进一步介绍Versal XPHY的相关特性。

2025-11-18 | Versal, SelectIO, XPHY

消抖逻辑电路（Verilog）

本文通过简单数字逻辑电路解决该问题（这是FPGA或CPLD连接按钮/开关时的常见需求）。包含DeBounce模块的通用Verilog代码及测试夹具。

2025-11-18 | 消抖逻辑电路, Verilog, VHDL

RISC-V (RV32) mstatus 与 mcause 寄存器核心解析

本篇文章旨在描述易灵思 Sapphire Soc（软核）、Sapphire HP Soc（硬核）按照 RISC-V 标准规范中的 mcause 、mstatus 寄存器的工作逻辑

2025-11-17 | RISC-V, 易灵思, 寄存器

在 AMD Vitis™ Unified IDE 中释放系统设备树 (SDT) 的潜力

您将在这篇博客中了解系统设备树 (SDT) 以及如何在 AMD Vitis™ Unified IDE 中使用 SDT 维护来自 XSA 的硬件元数据。

2025-11-14 | Vitis, SDT, 设备树

如何将已有的25G DFE TRD修改为10G DFE TRD

Xilinx-AMD有提供25G DFE TRD （UG1530）参考设计。然而，有的时候，客户也会对10G DFE TRD有需求。这篇blog的目的，正在于帮助客户如何完成修改DFE TRD

2025-11-11 | UG1530, AMD, DFE-TRD

智多晶HqFpga软件的进展说明

HQ在2025年升级迭代新增很多功能，本文将依次介绍HQ整体套件在各个模块的主要重大进展。

2025-11-06 | 智多晶, HqFpga, EDA工具

基于Xilinx ZU47DR与LMK04828的多板同步系统设计

Xilinx Zynq UltraScale+ RFSoC系列集成高性能ADC/DAC与可编程逻辑，结合TI的LMK04828时钟芯片，可构建低抖动、高确定性的多板级联同步架构，实现ps级相位一致性。

2025-11-06 | XCZU47DR, LMK04828, 多板同步, 威视锐

RISC-V平台级中断控制器（PLIC）：架构与操作机制综合分析

本文深入探讨 Sapphire SoC 中 RISC - V 平台级中断控制器（PLIC），解析其架构与操作机制，助力你深入了解与应用。

2025-11-05 | RISC-V, Sapphire, PLIC, 易灵思

利用 RFSoC 系统级模块构建下一代软件无线电

软件无线电是无线通信领域最重要的变革之一。传统无线电依靠固定的模拟电路进行滤波、混合和调制，而 SDR 则不同，它将大部分处理工作转移到了数字领域

2025-11-04 | RFSoC, 软件无线电

如何在VeriTiger-PT100S上进行PCIe Gen5验证

本文将详细介绍如何在VeriTiger-PT100S上进行PCIe Gen5验证。

2025-10-31 | VeriTiger-PT100S, PCIe Gen5, FPGA原型验证, 首页推荐

AI、ML与HMI：重构未来自适应人机交互的“铁三角”

近年来，机器人技术领域经历了巨大的增长，大量的机器人开始融入到我们的日常生活，人们越来越有兴趣了解和关注人类与机器的互动方式，人机交互逐渐成为了行业的热门话题。

2025-10-29 | 人机交互, HMI, 贸泽电子

FPGA 跨时钟域信号传输 —— 实用指南（中文速查）

跨时钟域（Clock Domain Crossing, CDC）是 FPGA 设计里最容易引发隐蔽 bug 的地方。要点：避免元稳态（metastability）并保证数据完整性。下面给出常用模式、示例代码与注意事项。

2025-10-28 | FPGA, 跨时钟域, 信号传输

Vivado中封装IP那些事儿(一)

实例讲解，我们以axi_gpio讲解基本流程和简单的小技巧，后续我们会以更复杂的实例讲解封装IP时候的高级技巧。

2025-10-27 |

RFSoC在射电望远镜方向的应用

射电望远镜需接收宇宙天体辐射的微弱射频信号（如C带4-8GHz），传统架构依赖复杂的模拟混频器电路进行频率转换，导致系统体积大、功耗高且通道一致性差

2025-10-24 | RFSoC, 射电望远镜, 威视锐科技

AMD Vitis™ 统一软件平台调试 - 在应用程序调试期间分析栈和堆使用情况

随着 AMD Vitis™ 统一软件平台 2021.2 的发布，Vitis 引入了一个 Tcl 脚本，用于在应用程序运行的特定时间点协助查找栈和堆的内存使用情况。

2025-10-24 | Vitis, AMD

FPGA原型验证实战：如何应对外设连接问题

在芯片设计验证中，我们常常面临一些外设连接问题：速度不匹配，或者硬件不支持。例如运行在硬件仿真器或FPGA原型平台上的设计，其时钟频率通常只有几十MHz

2025-10-22 | FPGA原型验证, 思尔芯, 芯片设计验证

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如何在KR260 starter kit上应用gmii2rgmii IP

很多客户希望在PL里把GMII接口转换为RGMII接口，这就会用到gmii2rgmii converter IP。经常看到客户在使用这个IP的过程中遇到一些问题，本文给出了基于KR260 starter kit板卡应用gmii2rgmii的范例。

FPGA软核生态全景对比：六大厂商工具解析与产业选型建议

本文将深度剖析当前六大主流FPGA厂商的软核开发工具及软核实现，帮助从业者在选型与应用中做出科学判断。

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本文主要描述Zynq UltraScale+ MPSoC中APU多个A53,怎么设置成AMP非对称处理模式，让整个系统既能满足性能要求,也能满足实时性要求。

PetaLinux 先决条件第 2 部分：将自定义配方/层和程序包添加到根文件系统中

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Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。