技术 | FPGA 开发圈

Zynq UltraScale+ MPSoC PYNQ3.1.2 移植

本教程在 Ubuntu22.04.1 虚拟机中安装了 Xilinx 2024.1 的开发环境，基于该环境从源码编译 PYNQ 3.1.2 工程，生成能够在 ALINX AXU15EGB 开发板上运行的 PYNQ 系统镜像。

2025-12-01 | Zynq-MPSoC, PYNQ, AXU15EGB

PetaLinux 简介 - 第 2 部分

在这第二篇博客中，我们将在“第 1 部分”中创建的工程的基础上，继续介绍如何构建系统镜像并在 Zynq UltraScale+™ ZCU102 评估套件上启动该镜像。

2025-11-28 | Petalinux

钛金高速接口之PCIe介绍

在数字经济飞速发展的今天，数据传输速率已成为硬件性能突破的核心瓶颈。作为国内首款适配中端FPGA的PCIe Gen4高速接口方案，钛金高速接口的闪亮登场

2025-11-28 | 钛金高速接口, PCIe, 易灵思

Vitis HLS 断点调试

HLS验证过程中，CSIM是最初验证程序功能是否正常的手段。作为最接近传统软件开发的方式，Vitis也提供了调试功能。

2025-11-25 | Vitis HLS, 断点调试

Altera FPGA EMIF 设计与调试

本文主要介绍 Altera FPGA 外部存储器接口 EMIF 的技术选型、设计实现、仿真验证与硬件调试。

2025-11-21 | Altera, EMIF

Efinity IDE入门教程

本教程基于Efinix Efinity软件(版本2021.2.323.1.8)，演示如何使用Trion T120F576开发板创建简单项目。

2025-11-21 | Efinix, IDE, 教程

易灵思FPGA RISC-V 如何使用自定义指令加速设计

本次讲给大家介绍易灵思RISCV的自定义指令：在Sapphire RISC-V SoC中，支持用户定义的自定义指令，这使得开发者能够加速特定的计算任务。

2025-11-20 | RISC-V, 易灵思, FPGA 应用

MPSoC功耗优化策略

FPGA 的功耗优化是一个系统性工程，需要从设计架构、RTL 代码、工具配置、物理实现等多个层面协同优化，同时平衡性能、面积和功耗（PPA）。

2025-11-19 | MPSoC, 功耗优化, 今日头条

Versal SelectIO 基于XPHY构建源同步接口(二)

在上一篇Blog中主要阐述了XPHY的内部结构以及实现源同步接口的基本原理。本文将建立测试工程并且通过仿真进一步介绍Versal XPHY的相关特性。

2025-11-18 | Versal, SelectIO, XPHY

消抖逻辑电路（Verilog）

本文通过简单数字逻辑电路解决该问题（这是FPGA或CPLD连接按钮/开关时的常见需求）。包含DeBounce模块的通用Verilog代码及测试夹具。

2025-11-18 | 消抖逻辑电路, Verilog, VHDL

RISC-V (RV32) mstatus 与 mcause 寄存器核心解析

本篇文章旨在描述易灵思 Sapphire Soc（软核）、Sapphire HP Soc（硬核）按照 RISC-V 标准规范中的 mcause 、mstatus 寄存器的工作逻辑

2025-11-17 | RISC-V, 易灵思, 寄存器

在 AMD Vitis™ Unified IDE 中释放系统设备树 (SDT) 的潜力

您将在这篇博客中了解系统设备树 (SDT) 以及如何在 AMD Vitis™ Unified IDE 中使用 SDT 维护来自 XSA 的硬件元数据。

2025-11-14 | Vitis, SDT, 设备树

如何将已有的25G DFE TRD修改为10G DFE TRD

Xilinx-AMD有提供25G DFE TRD （UG1530）参考设计。然而，有的时候，客户也会对10G DFE TRD有需求。这篇blog的目的，正在于帮助客户如何完成修改DFE TRD

2025-11-11 | UG1530, AMD, DFE-TRD

智多晶HqFpga软件的进展说明

HQ在2025年升级迭代新增很多功能，本文将依次介绍HQ整体套件在各个模块的主要重大进展。

2025-11-06 | 智多晶, HqFpga, EDA工具

基于Xilinx ZU47DR与LMK04828的多板同步系统设计

Xilinx Zynq UltraScale+ RFSoC系列集成高性能ADC/DAC与可编程逻辑，结合TI的LMK04828时钟芯片，可构建低抖动、高确定性的多板级联同步架构，实现ps级相位一致性。

2025-11-06 | XCZU47DR, LMK04828, 多板同步, 威视锐

RISC-V平台级中断控制器（PLIC）：架构与操作机制综合分析

本文深入探讨 Sapphire SoC 中 RISC - V 平台级中断控制器（PLIC），解析其架构与操作机制，助力你深入了解与应用。

2025-11-05 | RISC-V, Sapphire, PLIC, 易灵思

利用 RFSoC 系统级模块构建下一代软件无线电

软件无线电是无线通信领域最重要的变革之一。传统无线电依靠固定的模拟电路进行滤波、混合和调制，而 SDR 则不同，它将大部分处理工作转移到了数字领域

2025-11-04 | RFSoC, 软件无线电

如何在VeriTiger-PT100S上进行PCIe Gen5验证

本文将详细介绍如何在VeriTiger-PT100S上进行PCIe Gen5验证。

2025-10-31 | VeriTiger-PT100S, PCIe Gen5, FPGA原型验证, 首页推荐

AI、ML与HMI：重构未来自适应人机交互的“铁三角”

近年来，机器人技术领域经历了巨大的增长，大量的机器人开始融入到我们的日常生活，人们越来越有兴趣了解和关注人类与机器的互动方式，人机交互逐渐成为了行业的热门话题。

2025-10-29 | 人机交互, HMI, 贸泽电子

FPGA 跨时钟域信号传输 —— 实用指南（中文速查）

跨时钟域（Clock Domain Crossing, CDC）是 FPGA 设计里最容易引发隐蔽 bug 的地方。要点：避免元稳态（metastability）并保证数据完整性。下面给出常用模式、示例代码与注意事项。

2025-10-28 | FPGA, 跨时钟域, 信号传输

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如何在KR260 starter kit上应用gmii2rgmii IP

很多客户希望在PL里把GMII接口转换为RGMII接口，这就会用到gmii2rgmii converter IP。经常看到客户在使用这个IP的过程中遇到一些问题，本文给出了基于KR260 starter kit板卡应用gmii2rgmii的范例。

FPGA软核生态全景对比：六大厂商工具解析与产业选型建议

本文将深度剖析当前六大主流FPGA厂商的软核开发工具及软核实现，帮助从业者在选型与应用中做出科学判断。

MPSoC A53 AMP模式配置

本文主要描述Zynq UltraScale+ MPSoC中APU多个A53,怎么设置成AMP非对称处理模式，让整个系统既能满足性能要求,也能满足实时性要求。

PetaLinux 先决条件第 2 部分：将自定义配方/层和程序包添加到根文件系统中

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。