技术 | FPGA 开发圈

FPGA DDR3 时序报错全排查，3 个坑 90% 的工程师都踩过

做过 DDR3 的人基本都有一个共识：这东西不是“写出来”的，是“磨出来”的。下面这几个坑，我自己和身边不少人都反复踩过，说不上理论多深，但很“真实”。

2026-06-05 | 时序约束, DDR3, 今日头条

YunSDR小课堂-Versal Al Engine 开发指南(第100讲)

在FLOW导航器中，确保选择了simple_aie_application组件，然后在AIE SIMULATOR/HARDWARE下点击【Build】

2026-06-01 | YunSDR, Versal Al Engine

如何使用 .mem 文件初始化 ROM 并从 PS-APU 读取内容

本篇博文旨在演示如何使用 .mem 文件来初始化 ROM 并从 PS-APU 读取内容。

2026-05-29 | XPM, Vivado

FPGA 原型验证中的内存模型应用：基于 DDR5 的 Linux 系统启动与测试

该模型在实现 DFI 协议到 DDR4 时序转换的同时，模拟了 DDR5 的关键协议行为，解决了原型验证中“连不上”的接入难题。模型中还增加了可观测、可控制的“后门”接口，极大提升了调试效率和验证透明度。

2026-05-28 | FPGA原型验证, DDR5, 思尔芯

YunSDR小课堂-Versal Al Engine 开发指南(第99讲)

打开Vitis IDE，并选择一个工作区；2.在选择界面，选Create Platform Component，或者在File->New Component->Platform。

2026-05-28 | YunSDR, Versal Al Engine, 威视锐科技

Versal Gen2连载第八篇--开普勒KPL3858 MIPI C-PHY接口的介绍和测试

本文介绍了MIPI C-PHY的技术原理及其与D-PHY对比，重点说明了Versal Gen2 X5IO Bank对C-PHY的原生支持机制，包括Octad结构、C-PHY管脚映射规则（BIT0/1/2和BIT4/6/7）以及嵌入式时钟恢复特性。

2026-05-25 | Versal Gen2, KPL3858, MIPI-C-PHY, 每日头条

GTM 线速率为 106.25 Gb/s 时如何选择激活 DCMAC 偶数通道或奇数通道

本文解释了当 DCMAC 线速率为 106.25 Gb/s 时，如何选择偶数活动通道或奇数活动通道。

2026-05-22 | DCMAC, Versal

YunSDR小课堂-MATLAB与Simulink入门(第96讲)

系统对象是MATLAB中类的特化，定义了一组特定的方法，使初始化、运行时操作和资源释放过程更加简便。

2026-05-22 | YunSDR, Matlab, Simulink

原型验证的Debugger：筑牢流片前“最后一道防线”

hsDebugger工具支持最多16片FPGA的并行调试，即同步抓取16片FPGA中的数据，且16片波形数据在同一窗口中显示，对用户完全透明，可把16片当成一个整系统对待，简化用户调试流程。

2026-05-21 | 原型验证, Debugger, 亚科鸿禹

YunSDR小课堂-MATLAB与Simulink入门(第95讲)

本节介绍了查找误差的一般方法，以及利用自动代码分析功能检测MATLAB代码中可能的改进点。特别介绍位于编辑器中的MATLAB调试器功能，以及等效的命令窗口调试功能。

2026-05-21 | YunSDR, Matlab, Simulink

Versal Gen2连载第七篇--开普勒KPL3858 USB3.2及USB2.0接口的介绍和性能测试

本文将详细介绍USB各代规格演进、Versal Gen2 USB硬件架构、KPL3858板卡USB电路设计、Vivado配置方法，以及USB实际性能测试结果。

2026-05-19 | Versal Gen2, KPL3858, USB接口

Unico 利用 AMD FPGA 开发电池测试系统

Unico 深耕工业驱动控制，借力 AMD FPGA 搭建测试方案，布局电车电池、油气、储能多领域市场。

2026-05-14 | Unico, 电池测试系统, Spartan UltraScale+, 电机控制

Tandem PCIe 在 UltraScale+ Windows 驱动适配问题分析

在实际项目中， Windows 驱动适配过程中需要注意一个兼容性问题。本文对该问题进行简要分析，并给出解决建议，供相关开发人员参考。

2026-05-12 | Tandem PCIe, UltraScale+, 每日头条

YunSDR小课堂-软件定义无线电的应用(第94讲)

在本章节中，我们简要介绍了两种能够广泛应用软件定义无线电技术的实际案例：认知无线电和车载网络。

2026-05-11 | YunSDR, 软件定义无线电, 威视锐科技

修改 QDMA 仿真例子使数据通路指向 NOC1

本文章展示如何启用 NOC1 以及使用额外 mm_channel 配置，以提升系统性能。

2026-05-08 | QDMA, Versal

易灵思16nm SiP FPGA缓解存储焦虑

在嵌入式视觉、边缘计算与智能设备快速发展的今天，对很多工程师来说，一个现实的问题越来越明显：算力在增长，但板级空间、功耗与供应链复杂度却在不断受限。

2026-05-07 | 易灵思, Ti125M225, 存储

Versal SelectIO 基于XPHY构建源同步接口(三)

在上一篇Blog基于XPHY构建源同步接口（二）中主要说明了如何设置IP并完成仿真验证，本文将基于之前建立的工程在VPK180上做实际测试。

2026-05-06 | Versal, SelectIO, XPHY, VPK180

YunSDR小课堂-软件定义无线电的应用(第93讲)

认知无线电的概念由约瑟夫·米托拉于2000年提出，这是一种强大的通信方法论，网络中的每个无线电都具备感知环境、调整运行行为以及动态学习新情形的能力

2026-04-29 | YunSDR, 软件定义, 无线电

用 iWave 的 Agilex™ 5 系统级模块打造抗量子嵌入式系统

随着量子计算的进步，它对传统加密方法构成了前所未有的挑战。曾经视为安全的算法，如 RSA 和 ECC，可能很快会变得脆弱，在量子攻击下几秒钟就会被破解。

2026-04-28 | iWave, Agilex 5, PQC, 量子安全加密

YunSDR小课堂-正交频分复用(第92讲)

接收机的最后一部分是均衡器，负责减弱信道影响并消除接收信号中残留的相位或频率偏移。此技术在OFDM解调之后执行

2026-04-28 | YunSDR, 正交频分复用, 威视锐科技

Versal Gen2连载第六篇--开普勒KPL3858PCIe Gen5 x4及M.2 Gen5 M Key的介绍和测试

本文将介绍PCIe的技术优势与演进历程，详细讲解KPL3858板上两种PCIe集成块的架构特点，并通过实际操作演示MDB5的Vivado配置、PL PCIE5的XDMA示例工程搭建，以及使用工具测试查看PCIe链路信息。

2026-04-27 | Versal Gen2, KPL3858, PCIe

YunSDR小课堂-正交频分复用(第91讲)

预同步码中LSTF结构的设计依据Schmidl和Cox的研究成果。他们在论文中提出了一种符号时序恢复策略，该策略通过在时域中搜索具有两个完全相同半部分的训练符号来实现

2026-04-27 | YunSDR, 正交频分复用, 威视锐科技

近存计算基础与应用分析（光速梳理）

近存计算(near memory computing, NMC)将计算单元与存储单元物理紧耦合，在数据“原地”附近完成处理，大幅降低数据搬运带来的能耗和延迟。

2026-04-23 | 近存计算

YunSDR小课堂-正交频分复用(第90讲)

迄今为止，我们已经研究了几种单载波调制方案，其中输入的二进制位通过载波信号以中心频率fc进行调制。

2026-04-21 | YunSDR, 威视锐科技

3DIC EDA之二 | 基于芯粒的存储架构演进

存储芯粒从传统2D DRAM瓶颈出发，经3D堆叠（HBM/HMC）提升带宽，演进至近存/存内计算架构，将算力移至数据旁以突破“存储墙”不断突破实现高能效处理。

2026-04-21 | 3D堆叠封装, 芯粒, 存储芯粒, 每日头条

Versal Gen2连载第五篇--KPL3858 PS 10GbE/1GbE及PL ETH介绍和测试

开普勒KPL3858评估板搭载AMD Versal AI Edge Series Gen 2器件（2VE3858），板上共有四个以太网接口，本篇逐一介绍这四个接口的硬件架构和测试方法。

2026-04-20 | Versal Gen2, KPL3858, 每日头条

DRAM存储基础（光速入门）

本文通过DRAM层次化结构与操作命令调度，快速了解DRAM底层工作原理。

2026-04-20 | DRAM, 存储器

FPGA技术教程Vitis开发：RTC中断讲解

本篇RTC中断讲解。该课程由 ALINX 资深工程师团队倾力打造，从 0 到 1 系统化教学，帮助每位工程师跨过 FPGA 开发门槛。

2026-04-20 | ALINX, FPGA开发, RTC中断, Vitis

芯片设计的“翻译官”与“优化师”：揭秘逻辑综合

在我们谈论智能手机、人工智能芯片等现代科技奇迹时，其核心都是一块指甲盖大小的芯片。这块芯片上布满了数十亿甚至上百亿个晶体管

2026-04-17 | 芯片设计, 逻辑综合, 亚科鸿禹, 每日头条

牛芯JESD204B/C IP赋能高速ADC设计升级，构建完整接口方案

当前，无线通信、汽车电子、医疗影像等领域快速发展，持续推动新一代ADC和DAC向更高分辨率与更高采样率不断突破。作为模块间数据交互的核心支撑，高速接口技术同步迎来迭代升级

2026-04-17 | 牛芯半导体, JESD204B, ADC

工程师必看：DisplayPort_RX IP 设计与使用指南

智多晶DisplayPort_RX IP提供了示例工程，在示例工程中，以源码的形式提供了EDID ROM，用户可以在代码中自行更新EDID信息，也可以通过I2C接口外挂EEPROM存储EDID信息。

2026-04-16 | 智多晶, DisplayPort

FPGA技术教程Linux开发：VMware Ubuntu开发环境安装

本篇VMware Ubuntu 开发环境安装教程，该课程由 ALINX 资深工程师团队倾力打造，从 0 到 1 系统化教学，帮助每位工程师跨过 FPGA 开发门槛。

2026-04-16 | ALINX, LINUX, VMWare, Ubuntu

一文揭秘 Quartus® Prime Pro 26.1 核心升级

以更快、更广、更简为核心，Altera 正式推出 Quartus® Prime Pro 26.1 版本。新版本实现了更高效的编译与时序收敛、更顺畅的开发者设计流程，并简化了用户操作与 AI 集成体验

2026-04-16 | Quartus, AI, Altera

速查手册｜AMD RFSoC 四大评估板通用调试检查表

本篇文章包含一份调试检查表，它是对 AMD Zynq™ UltraScale+™ RFSoC 评估套件（ZCU208、ZCU216、ZCU111 和 ZCU670）上评估板相关问题进行故障排除的重要资源。

2026-04-15 | Zynq-RFSoC, 调试检查表, ZCU216, 首页推荐

Versal Gen2连载第四篇--KPL3858 IBERT示例设计和测试

本篇聚焦KPL3858上的高速串行收发器（GTYP Transceiver）——通过AMD官方提供的IBERT（Integrated Bit Error Ratio Tester）示例设计

2026-04-14 | Versal Gen2, KPL3858, IBERT

YunSDR小课堂-信道估计与均衡(第89讲)

针对在接收机结构中实际实现均衡器，依据系统需求，我们可采用多种设计策略。一个合理的设计视角是考虑完成给定信道环境均衡所需的训练数据量。

2026-04-13 | YunSDR

Versal Gen2连载第三篇--KPL3858 LPDDR5X-8533介绍及性能测试

在前两篇文章中，我们完成了开普勒KPL3858的开箱上电和UFS烧录启动。本篇聚焦KPL3858上最值得关注的硬件特性之一 —— LPDDR5X-8533高速内存子系统。

2026-04-13 | Versal Gen2, KPL3858

Versal Gen2连载第二篇--开普勒KPL3858 UFS烧录及启动

本篇聚焦UFS—— KPL3858 板载的高速存储介质，详细介绍 UFS 的硬件接口特性、在 Versal Gen2 上的优势，以及如何将 Linux 镜像烧录到 UFS 并从 UFS 启动。

2026-04-10 | Versal Gen2, KPL3858, UFS

Versal Gen2连载第一篇--开普勒KPL3858 EVK开箱及烧录启动

科通旗下开普勒实验室Kepler-Lab 推出了自研的 KPL3858评估板，该板以 AMD 官方 VEK385 为基础，对电源和时钟部分进行了简化和定制化设计

2026-04-09 | Versal Gen2, KPL3858, Kepler-Lab, VEK385

YunSDR小课堂-信道估计与均衡(第88讲)

本文将讨论几种自适应均衡器的实现方式，但文献中存在众多变体和替代方案

2026-04-09 | YunSDR, 威视锐科技

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《我与瑞苏盈科板卡的开发故事》征文活动

诚挚邀请每一位使用过瑞苏盈科开发板的工程师、开发者与合作伙伴，一起记录：那些发生在板卡之上的“真实开发故事”。

AI说它能写芯片，验证工程师笑了

芯片行业这几年被AI带动得很热，一个反复出现的说法是：未来可以从规格直接生成硬件，甚至不需要懂RTL、不需要懂架构，只要描述需求，AI就能完成设计。