技术 | FPGA 开发圈

基于AMD FPGA的HDMI2.1接口实现

本文将以ZCU106开发板为基础，介绍HDMI2.1的硬件和软件实现，并针对常见调试问题给出解决思路。

2026-02-13 | HDMI 2.1, ZCU106, 音视频传输接口

YunSDR小课堂-时序同步(第79讲)

本文将从稍有不同的角度重新审视该主题，重点关注这些滤波器的实际应用。

2026-02-13 | YunSDR, 时序同步, 威视锐科技

XDMA 多通道传输实战

在实际开发测试中，会出现单通传输正常的情况下多通道传输异常的情况。本文以实际调试时遇到的问题进行总结。

2026-02-11 | XDMA, XC7K325T, 每日头条

使用 Lopper 从系统设备树生成设备树二进制对象

本文将讨论如何使用 Lopper 实用工具为目标处理器生成 DTB。

2026-02-11 | Lopper, 设备树, SDT

YunSDR小课堂-数字通信基础(第78讲)

检测理论，又称信号检测理论，用于区分信号与噪声。基于该理论，我们能够说明改变判决阈值如何影响区分两种或多种情况的能力

2026-02-09 | YunSDR, 数字通信, 威视锐科技

车载应用边缘人工智能系统设计

边缘人工智能（AI）的快速发展，正在改变我们设计、构建以及与机器交互的方式。通过将计算能力部署在更靠近数据产生的终端侧，边缘人工智能摆脱了对云端的依赖

2026-02-06 | 边缘人工智能, HMI, 莱迪思

YunSDR小课堂-数字通信基础(第77讲)

本节将介绍另一种表征和分析调制方案的方法，即采用不同的数学表示：信号向量。

2026-02-05 | YunSDR, 数字通信, 威视锐科技

为什么国产FPGA离不开统一EDA？从安全自主到效率翻倍，一篇说透核心逻辑

对于国产FPGA产业而言，要突破推广瓶颈、实现自主可控，统一FPGA领域EDA平台不仅是关键抓手，更是必由之路。本文将从多个维度探讨统一EDA平台对FPGA推广应用的重要性。

2026-02-04 | EDA工具, FPGA 应用, 中科亿海微

YunSDR小课堂-数字通信基础(第76讲)

衡量数字通信系统性能的常用定量指标之一是误码率概率，即传输的位被错误解码的概率。在评估数字通信系统设计是否满足具体应用的误差鲁棒性要求时

2026-02-03 | YunSDR, 数字通信, 威视锐科技

面向低密度PLD应用的Booth基4乘法器(VHDL实现)

该VHDL模块采用简单的双状态有限状态机(FSM)，通过评估乘积寄存器中的3位分组，并根据这些分组从五种可能的操作中选择其一

2026-02-03 | Lattice, VHDL, PLD

YunSDR小课堂-数字通信基础(第75讲)

相位移键控（PSK）是一种数字调制方案，通过改变或调制参考信号（即载波）的相位来传递数据。任何数字调制方案均使用有限数量的不同信号来表示数字数据。

2026-02-02 | YunSDR, 数字通信, 威视锐科技

YunSDR小课堂-数字通信基础(第74讲)

本文节将重点介绍：将由b位组成的二进制消息m_b映射到一个符号，该符号再用于以振幅和相位的形式定义连续波形的物理特性。

2026-01-30 | YunSDR, 数字通信, 正交振幅调制, QAM

一招破解 FPGA 软错误！智多晶 SED 重磅上线

FPGA器件在使用中可能会受到质子、中子、α粒子等高能粒子的影响。SRAM 存储单元作为FPGA逻辑配置数据的核心载体，一旦遭遇高能粒子的干扰，有一定的概率发生软错误

2026-01-29 | 智多晶, SED-IP

YunSDR小课堂-数字通信基础(第73讲)

为了保护数字传输中的信息不被破坏，有必要引入一定程度的受控冗余，以便抵消数据损坏的影响。因此，信道编码通过在数据传输中引入受控冗余

2026-01-29 | YunSDR, 数字通信, 威视锐科技

Altera FPGA 的 Avalon MM总线接口规范介绍（精简版）

使用Avalon接口能够轻松连接Altera FPGA中的各个组件，从而简化了系统设计。

2026-01-29 | Altera, Avalon总线

YunSDR小课堂-数字通信基础(第72讲)

数字收发器是由一系列数字与模拟处理过程组成的系统，这些过程协同工作，以处理和操作二进制信息。这些处理过程的目的是实现通过某种媒介的数据传输与接收

2026-01-27 | YunSDR, 数字收发器, 威视锐科技

系统资源受限想用FPGA？这几点必须注意！

本文深入探讨了资源受限型应用中FPGA的有效利用策略，以满足行业对高度灵活且特定应用的逻辑需求。

2026-01-27 | FPGA 应用, Agilex-3, Cyclone-V

EDF如何为XSA创建 Yocto Machine并编译加载固件和linux镜像

本文基于v25.11版本介绍如何在EDF开发环境里为zcu102开发板的vivado工程导出的XSA创建Yocto Machine并编译加载固件和linux镜像。

2026-01-26 | EDF, xsa, Yocto-Project, 每日头条

智多晶HQPEP功耗评估表——赋能FPGA设计早期功耗优化

智多晶重磅发布HQPEP功耗评估工具，聚焦FPGA设计早期的功耗评估需求，为工程师打造高效、便捷的功耗优化解决方案。

2026-01-22 | 智多晶, HQPEP, FPGA设计

Lattice ICE40 UltraPlus 开发板（SPRAM 功能演示）

本演示基于 Lattice ICE40 UltraPlus FPGA 开发板开展。演示如何借助下文所示的 FPGA 片内 SB_SPRAM256KA 模块，对片内 SPRAM 执行写入操作。

2026-01-21 | Lattice, SPRAM, ICE40

使用EDF预置Yocto Machine定义来编译加载固件和linux镜像

本文基于v25.11版本简单介绍EDF开发环境的设置流程以及基于预置Yocto Machine定义来编译加载固件和linux镜像。

2026-01-20 | EDF, Yocto-Project

YunSDR小课堂-通信中的概率(第71讲)

为了在频域分析通信系统，通常使用功率谱密度（PSD）S_{XX}(f)来表征信号，该谱由宽平稳随机过程 X(t)的自相关函数R_{XX}(τ)的傅里叶变换获得。

2026-01-20 | YunSDR, 威视锐科技

瑞苏盈科 FPGA：以相控阵技术革新医疗诊断与测试测量效率

相控阵技术就是通过控制阵列中各单元的信号相位，实现电磁波/声波等能量的定向发射、聚焦或波束扫描，无需机械转动。该技术在医疗和测试测量领域均有广泛应用

2026-01-19 | 瑞苏盈科, 相控阵技术, Enclustra

EDA工具中的静态时序分析(STA)技术解析与应用

时序分析模块是EDA软件的重要组成部分，核心作用是校验数字电路时序是否符合设计预期，也是验证数字电路时序收敛的重要手段之一

2026-01-14 | EDA工具, 静态时序分析, 亚科鸿禹

FPGA在光纤互感器与行波测距系统中的应用研究

光纤互感器与行波故障测距是电力系统中两类重要的先进测量技术，这两类系统均需要对高速变化的信号进行精确采样、实时处理并实现装置间高精度时间同步

2026-01-14 | 光纤互感器, 行波测距系统, 中科亿海微

为什么Timing_Summary的THS与所有Clock Interaction内所有的sub-THS的和不相等

Design Timing Summary内的THS与Clock Interaction 内所有时钟之间的THS的和不相等:下面是个例子：

2026-01-13 | THS, Timing_Summary, sub-THS

YunSDR小课堂-通信中的概率(第70讲)

尽管随机过程在时间上可能具有显著的变化性，但确实存在一类随机过程在任意两个时间时刻表现出相同的性质；即该随机过程是时间不变的

2026-01-13 | YunSDR, 威视锐科技

SPI转I2C桥接器(VHDL)

本文详述了用于单主I2C总线的SPI转I2C桥接组件，采用VHDL编写，适用于CPLD和FPGA。该桥接器旨在使SPI主设备能够读写8位I2C从设备寄存器。

2026-01-12 | SPI, VHDL, I2C总线

YunSDR小课堂-通信中的概率(第69讲)

正如本章节前面所述，数学上可以计算由离散随机变量描述的通信系统中随机事件发生的概率，即：

2026-01-12 | YunSDR, 威视锐科技

使用 Aurora 6466b 实现 AMD UltraScale+™ FPGA 与 AMD Versal™ 自适应 SoC 之间的互联

在本博客中，我们将介绍使用 Aurora 6466b 协议实现 AMD UltraScale+™ FPGA 与 AMD Versal™ 自适应 SoC 的对接。

2026-01-09 | Aurora, UltraScale+, Versal

多项式运算的串行与并行实现对比（VHDL）

本文将介绍一种截然不同的方法——采用串行逻辑替代并行逻辑，虽然需要更多时钟周期，但能显著减少面积占用并可能获得更高时钟频率。

2026-01-08 | 多项式运算, VHDL, DigiKey

YunSDR小课堂-信号与系统(第68讲)

离散随机变量表示通信系统中发生的一种行为，其结果并非绝对确定。例如，二进制信息源下一步产生的值可能是两个输出之一：二进制1或二进制0

2026-01-08 | YunSDR, 威视锐科技

YunSDR小课堂-信号与系统(第67讲)

在第2.2节中，介绍了如何利用ADC将模拟信号转换为数字信号，详见图2.5。虽然这些由0和1组成的数字信号可以通过各种数字信号处理技术进行处理

2026-01-06 | YunSDR, 威视锐科技, 软件定义无线电

FPGA Multiboot 功能实现——基于 ALINX Artix US+ AXAU25 开发板

本教程介绍如何在 ALINX Artix US+ AXAU25 FPGA 开发板上，通过 Multiboot 实现多个 bitstream 的存储与动态切换，并在配置失败时自动回退至安全镜像（Golden Image）

2026-01-05 | Multiboot, AXAU25, Artix US, ALINX

YunSDR小课堂-信号与系统(第66讲)

数字信号处理（DSP）始终处于数学复杂性、计算性能和日益增长的移动性前沿，影响着通信、医学成像、雷达、娱乐乃至科学探索等领域。

2026-01-05 | YunSDR, 数字信号处理, 软件定义无线电

使用霍纳法则与定点算术实现多项式运算（VHDL）

在处理器上计算高阶多项式可能极其耗时。例如，未经优化时10阶多项式需要65次乘法和10次加法。假设每次运算仅需1个时钟周期（实际往往更长）

2026-01-04 | 霍纳法则, 定点算术, VHDL

XilSEM可插错错误类型及log示例

本文对几种错误类型做一下简单介绍，并基于VCK190开发板，熟悉一下发现错误后对应的XilSEM报告。

2026-01-04 | XilSEM, VCK190, Versal

基于Vitis Model Composer进行AIE开发

基于Vitis Model Composer进行AI Engine（AIE）开发，核心优势体现在AIE专属优化、开发流程简化、灵活的适配性、高效验证及量产适配等方面

2025-12-31 | Vitis, AI Engine, AMD

Vitis AI 5.1 NPU多实例支持

本文阐述了如何构建包含多个NPU IP实例的VEK280参考设计，及如何用vart_ml_demo和x_plus_ml_app应用程序执行多个模型。

2025-12-30 | Vitis AI, NPU, AMD, VEK280

YunSDR小课堂-信号与系统(第65讲)

在现代通信的研究中，模拟与数字领域始终存在显著的二元性。这两个领域均能够高效且高速地进行处理。然而，模拟信号具有近乎无限的精确度，但由于其本质

2025-12-30 | YunSDR

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SEM IP是一个非常‘安静’的IP。构建的时候，它的逻辑就是独立于用户系统设计的，并用区域约束做了一定的分割。对于它唯一的时钟信号，我们也是建议越独立越好。

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