技术 | FPGA 开发圈

双Zynq MPSoC PS侧PCIe高速DMA互连

手把手带你完成：环境搭建、硬件配置、驱动移植、系统编译到最终的上板测试验证，目标是帮你快速在你的MPSoC项目上实现类似的高速DMA互连！

2025-10-16 | Zynq MPSOC, PCIe, ZCU102

激光雷达传感器与自适应计算在汽车中的关键作用

2024 年至 2030 年间，高度自动化汽车每年的出货量将以 41% 的复合年增长率增长。这种快速增长导致汽车品牌对精确可靠传感器技术的需求空前高涨

2025-10-15 | 激光雷达传感器, 自适应计算, 自动驾驶, AMD

JESD204B协议介绍

在高速信号处理领域（如通信、测试测量、雷达等），数据转换器（ADC/DAC）的采样率不断提升（从数百 MSPS 到数 GSPS），传统并行接口存在明显瓶颈

2025-10-14 | JESD204B

【RISC-V论文解读】语义感知的处理器核硬件加速协同仿真验证框架

协同仿真（Co-simulation）是处理器核功能验证的重要手段，提供体系结构级功能验证和逐指令出错调试粒度，被学术界及工业界广泛应用

2025-10-14 | RISC-V, 协同仿真, 开芯院

AMD Zynq™ UltraScale+™ MPSoC 和 Versal™ 的 IPI 基本功能特性

本文主要介绍了 AMD Vivado™ IP integrator (IPI) 的诸多功能特性。我们将讲解 Vivado IP integrator 的各项基本功能。

2025-09-30 | Versal, Zynq UltraScale+MPSoC, AMD, IPI

如何在 Vivado 中使用 PLL IP 核生成多路时钟

本文介绍如何在 Verilog 代码中例化 PLL IP 核，编写 Verilog 仿真测试平台（Testbench），最后通过 JTAG 将设计烧录到实际的开发板。

2025-09-29 | Vivado, AX7020, IP核, ALINX

PCIe总线技术在医疗成像领域的应用价值

历经多代技术演进，PCIe传输速率从1.0版本的2.5Gbps提升至5.0版本的32GT/s，同时保持对PCI软件架构的兼容性，支持热插拔与智能电源管理

2025-09-29 | PCIe总线, 医疗成像, 威视锐

如何在KR260 starter kit上应用gmii2rgmii IP

很多客户希望在PL里把GMII接口转换为RGMII接口，这就会用到gmii2rgmii converter IP。经常看到客户在使用这个IP的过程中遇到一些问题，本文给出了基于KR260 starter kit板卡应用gmii2rgmii的范例。

2025-09-25 | KR260, AMD, 每日头条

Versal SelectIO 基于XPHY构建源同步接口

在 Versal 器件中，XPIO 提供了灵活的时钟与数据路径资源。本文将以源同步接口为例，说明如何利用 XPIO 构建并实现带有 Strobe 的高速接口设计。

2025-09-23 | Versal, SelectIO, XPIO

NoC的使用及注意事项

AMD 7nm Versal系列器件引入了可编程片上网络（NoC, Network on Chip），这是一个硬化的、高带宽、低延迟互连结构，旨在实现可编程逻辑（PL）

2025-09-19 | Versal, 安富利

FPGA 多数率信号处理

在无线通信、数字音频、雷达系统等领域，我们常面临这样的矛盾：信号采样时希望用高速率保证精度，处理时又需要低速率降低成本。

2025-09-19 | 多速率信号处理, FPGA 应用

AMD FPGA搭配ISSI DDR4设计指南

本文从两方面探讨选用AMD FPGA搭配ISSI DDR的设计流程

2025-09-18 | MIG-IP, DDR4, FPGA 应用

PCIe总线在嵌入式与工业系统的核心价值与应用实践

PCI Express（PCIe）作为现代高速串行总线标准，凭借其高带宽、低延迟、点对点架构及强扩展性，已成为嵌入式与工业控制系统的关键技术支撑。

2025-09-18 | PCIe总线, 高速串行总线, 威视锐

AI系统中的近传感器、低延迟、数据融合传感器中枢（HUB）

莱迪思半导体推出的基于FPGA的传感器中枢，为智能机器人的研发提供助力。它具备灵活的I/O接口，且支持在传感器附近进行并行计算，能够实现与多个传感器及执行器的连接

2025-09-17 | 莱迪思, 自主移动机器人, AI应用

基于 Altera Nios II Eclipse 环境的 DP 软件工程编译与屏幕点亮指南

本文主要介绍在 Altera Arria 10 器件上使用 Altera Nios II Eclipse 环境完成 DP (DisplayPort) 链路训练软件代码编译，并且通过 Nios II command 进行 elf 下载及屏幕点亮的完整操作流程和技术要点。

2025-09-17 | Altera, Arria

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FPGA软核生态全景对比：六大厂商工具解析与产业选型建议

本文将深度剖析当前六大主流FPGA厂商的软核开发工具及软核实现，帮助从业者在选型与应用中做出科学判断。

MPSoC A53 AMP模式配置

本文主要描述Zynq UltraScale+ MPSoC中APU多个A53,怎么设置成AMP非对称处理模式，让整个系统既能满足性能要求,也能满足实时性要求。

PetaLinux 先决条件第 2 部分：将自定义配方/层和程序包添加到根文件系统中

本文讲述如何在根文件系统 (rootfs) 中添加自定义配方和层以及如何在其中包含多个程序包。

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。