不涨价的FPGA来了！
judy 在 周一, 11/18/2024 - 17:20 提交
易灵思最新产品-TJ375和TJ135 FPGA具备多项特性，延续16nm钛金系列高性能、低功耗、高带宽的优势特点，丰富了多项硬核接口
易灵思是一家国产FPGA公司，采用逻辑和路由可以互换的XLR结构，革命性地发明了突破性的Quantum®架构，PPA优势是传统FPGA公司的4倍。近期，易灵思推出了钛金系列FPGA产品，该产品更再度将PPA提升8倍，非常适合应用于边缘计算、ADAS 和 AIoT。
易灵思
LVDS的GCLK接收方案
judy 在 周一, 08/12/2024 - 15:20 提交
在易灵思的器件上接收LVDS一般采用PLL接收，通过PLL产生两个时钟，一个是fast_clk，一个是slow_clk,分别用于处理串行数据和并行数据
易灵思邀您8月27-29日莅临2024elexcon深圳国际电子展
judy 在 周五, 08/09/2024 - 09:17 提交
易灵思将展示最前沿的16nm钛金系列 TJ375 FPGA芯片技术和相关应用。
易灵思SOC onchip RAM初始化
judy 在 周五, 07/19/2024 - 16:11 提交
最新有客户在询问soc的片上RAM启动方案。于是有了本篇文章。如果soc不使用外部存储而是使用片上RAM的话，文档上似乎没有给出详细的说明
Efinity编译生成文件使用指导
judy 在 周三, 07/17/2024 - 09:52 提交
在outflow <project>.map是网表对FPGA资源的映射。比如gbuf,dspt等原语的是怎样适配的
只需三个月—TJ375 从"0"到"1"
judy 在 周五, 07/05/2024 - 16:41 提交
TJ375支持16对16Gbps SerDes接口以及两组PCIE Gen4x4协议接口，为高带宽通信提供充足支撑
时序约束实操
judy 在 周四, 06/27/2024 - 10:00 提交
易灵思的时钟网络问题
judy 在 周五, 06/21/2024 - 09:23 提交
我们以T20F256为例来做一个实验。我们把T20F256的5个PLL全部打开，每个PLL的三路输出也全面打开。
易灵思携手思特威成功举办机器视觉方案大会
judy 在 周四, 06/20/2024 - 15:17 提交
易灵思与思特威以丰富的产品应用演示和详尽的技术说明，一同展示了机器视觉领域多元、先进的最新技术和完备的终端解决方案
LVDS用法
judy 在 周二, 06/18/2024 - 09:55 提交
这里以钛金的LVDS为例。LVDS时钟的接收要连接名字为GPIOx_P_y_PLLINz名字的差分对，这样的管脚直接驱动PLL