博客 | FPGA 开发圈

Vivado Block Design 提示IP升级，如何跳过？

在Vivado Block Design里遇到IP核升级提醒时，如果不想升级，完全可以通过设置“锁定”的方式来跳过它。

2026-05-27 | Vivado

YunSDR小课堂-Versal Al Engine 开发指南(第98讲)

本教程介绍了使用AI引擎和PL内核的裸机主机应用程序的完整端到端流程。本教程基于2025.1 Vitis统一软件平台。

2026-05-27 | YunSDR, Versal Al Engine, 威视锐科技

AI加速器：AI算法运算与应用加速引擎

当我们应用AI聊天机器人、AI大模型时，这背后需要足够的算力支撑，本文就来聊聊背后的AI硬件设备的底层逻辑，通过复杂的底层运输展现出强大的应用服务。

2026-05-26 | AI加速器, AI大模型

YunSDR小课堂-零强制均衡器(第97讲)

假设接收机采用以下离散时间模型：其中，wk为白化滤波器的输出信号，fk为白化滤波器的冲激响应，nk为功率谱密度为N0的白化噪声信号。

2026-05-26 | YunSDR, 零强制均衡器, 威视锐

AMD FPGA文档如何高效查找？

无论你是 FPGA 入门学习者，还是资深硬件开发工程师，这套官方资源都是进阶路上不可或缺的工具，建议直接收藏，常备用！

2026-05-25 | FPGA文档, AMD-FPGA

为什么 DO-254 不是技术手册，而是设计保证指南

很多工程师第一次真正去看 DO-254 时，都会有一种很自然的期待：它应该告诉我硬件应该怎么设计；它应该告诉我 FPGA 开发到底该怎么做；

2026-05-19 | DO-254

如何从代码层面降低布线拥塞（三）？

不合理的模块划分，会导致工具无法有效规划布局，引发逻辑过度集中，或者跨区域的长布线。

2026-05-18 | FPGA布线

YunSDR小课堂-MATLAB与Simulink入门(第96讲)

系统对象是MATLAB中类的特化，定义了一组特定的方法，使初始化、运行时操作和资源释放过程更加简便。

2026-05-15 | YunSDR, Matlab, Simulink

如何从代码层面降低布线拥塞（一）？

FPGA工具层面的设置只是临时缓解拥塞的手段，而代码层面的优化是从根源上减少互连需求，彻底解决拥塞问题，同时不会牺牲设计的性能。这里分享一些代码优化方法。

2026-05-15 | FPGA工具, 全局复位, FPGA布线

如何利用Vivado 识别布线拥塞？

Vivado 提供了多种工具来识别拥塞的位置、类型和严重程度，今天来聊一聊这些方法。

2026-05-13 | Vivado, FPGA布线

FPGA开发中布线拥塞是什么？

FPGA布线拥塞是指在FPGA布局布线阶段，设计所需的信号连接需求超过了芯片内部特定区域的物理布线资源容量，导致信号线无法按最优路径连接，甚至完全无法布通的现象。

2026-05-11 | FPGA开发, FPGA布线

6 纳秒，175 Mpps，LUT 直降 37%！做 RDMA / DPU / 可编程数据面的，请收藏这篇登顶 IEEE TC 的硬件定时器新作

如果你正从事 RDMA 网卡、TOE 加速器、SDN 交换机、可编程数据面相关研发工作，或是曾编写过 setTimer() 相关定时逻辑代码，这篇论文值得你认真研读。

2026-05-09 | AI数据中心, 智能网卡

Vivado中如何找到高扇出信号？

这里分享一下命令report_high_fanout_nets,可方便的排查高扇出网线、解决布线拥塞和时序违例的。

2026-05-08 | Vivado, 时序收敛

团队发布开源可编程调度网卡平台 SchedraNIC

把"灵活调度算法"装进"真实硬件"——一种支持 8192 并发流、25.5% 单流吞吐提升的开源多队列智能网卡，让可编程报文调度研究告别"只能仿真"的尴尬。

2026-05-07 | SchedraNIC, 智能网卡, XCU50

AMD（XILINX）FPGA 乘加运算DSP有哪些坑？

7系列FPGA中的乘加器是DSP48E1，是25×18的有符号数乘法器。UltraScale/UltraScale+FPGA中的乘加器是DSP48E2，是27×18的有符号数乘法器。这里分享几个使用要点：

2026-05-06 | DSP, AMD-FPGA

FPGA状态机设计一些避坑要点

FPGA状态机推荐同步复位，复位逻辑与时序时钟同步，时序更容易收敛，避免异步复位带来的时序毛刺和复位异常

2026-04-30 | FPGA状态机

AMD（XILINX）FPGA 常用输入时钟原语有哪些？

Xilinx FPGA的输入时钟原语（Primitives）是连接外部时钟源与内部时钟网络的最底层硬件模块，它们定义了信号的电气特性、布线路径和驱动能力，是构建稳定、高性能时钟系统的基础。

2026-04-29 | 时钟原语, AMD

FPGA触发器使用经验详解（三）：复位树优化

全局复位信号往往需要驱动成千上万个触发器，扇出过大导致信号延迟增加、时序违例。复位树通过多级缓冲将全局复位转化为局部复位。

2026-04-28 | FPGA触发器, 复位树优化

DO-254 到底是什么？先别把它当成 FPGA 开发规范

很多 FPGA 工程师第一次接触 DO-254 时，都会下意识地把它理解成下面这几种东西之一：

2026-04-27 | DO-254, FPGA开发

FPGA触发器使用经验详解（二）

多位宽信号跨时钟域时，简单的同步器无法保证所有位同时稳定，可能产生亚稳态或数据错乱。FIFO通过握手或格雷码指针确保数据完整传输。

2026-04-24 | FPGA触发器

FPGA触发器使用经验详解（一）

在FPGA设计中，触发器（Flip-Flop）是常用的时序元件。合理使用触发器对于FPGA设计的稳定性、资源利用率以及时序收敛有很大帮助。

2026-04-21 | FPGA设计, 触发器

FPGA开发不可不知的“时钟规划”

时钟规划是FPGA设计初期必须完成的关键工作，它与芯片选型紧密相关。一个清晰的时钟规划方案能够有效降低设计复杂度，并为后续的时序收敛奠定良好基础。

2026-04-20 | FPGA开发, 时钟规划

FPGA图像处理平台搭建：MIPI + VDMA + Ethernet全流程

基于 MicroBlaze V 的 FPGA 视觉平台：通过以太网实时捕获、调试和传输 MIPI 相机数据，支持全帧或高速 ROI 范围。

2026-04-16 | MicroBlaze-V, FPGA图像处理

YunSDR小课堂-信道估计与均衡(第87讲)

在前述章节中，我们着重研究了发射机与接收节点之间的同步问题。通过整合前面章节内容，帧恢复现在成为可能，我们已达到成功解码帧的门槛

2026-04-08 | YunSDR, 威视锐科技

YunSDR小课堂-帧同步与信道编码(第85讲)

除巴克序列外，还有其他序列在除特定时刻外具有最小互相关的类似特性。两个流行的选择是Zadoff-Chu序列和Golay互补序列，它们目前均被纳入现有无线标准

2026-04-02 | YunSDR, 威视锐科技, 帧同步, 信道编码

FPGA建立时间与保持时间如何理解？

在 FPGA 的时序设计与分析中，建立时间（Setup Time）和保持时间（Hold Time）是保障数字电路稳定工作的核心时序参数

2026-03-30 | FPGA 应用, 时序设计

如何在跨时钟域分析中处理好复位信号？

如果你做过一定规模的 FPGA / SoC 项目，一定遇到过这样一种非常折磨人的问题：系统偶尔起不来;重新按一次 reset,又好了

2026-03-27 | 跨时钟域处理, 信号复位

Xilinx FPGA 时钟之心：MMCME2_ADV 全面详解

今天，我们将剥开 IP 核的外壳，深入到底层原语（Primitive）层面，全方位解析 Xilinx 7 系列中最强大的混合模式时钟管理器——MMCME2_ADV。

2026-03-19 | 时钟管理器

Vivado增量编译，你用对了不？

Vivado增量编译包括增量综合和增量布局布线，增量布局布线最耗时，推荐设置增量布局布线，以有效降低编译时间。

2026-03-18 | Vivado, 增量编译

DO‑254 物理测试如何支撑审查与取证？

这一篇，我们不再讲“怎么做测试”，而是从审查与取证的角度，回答一个核心问题：DO‑254 物理测试，究竟是如何支撑审查通过的？

2026-03-16 |

Vivado仿真加速有哪些方法？

vivado仿真真的很慢，所以FPGA开发一般都用modelsim仿真，这里分享一个vivado仿真加速的设置方法。

2026-03-16 | Vivado仿真, Vivado

用 Python 写 FPGA IP！—— MyHDL 自定义中断生成器实践

使用 Python/MyHDL 创建自定义 FPGA IP，与 Vivado 集成，并通过 PYNQ 进行控制——实现软件上的简单硬件设计。

2026-03-12 | python, FPGA-IP, MyHDL

FPGA组合逻辑设计技巧分享3

两个 N 位二进制数相加，为防止溢出，应将和设置为 N+1 位。对于无符号 N 位二进制数，最大值为2^N - 1

2026-03-11 | FPGA设计, 逻辑设计

FPGA组合逻辑设计技巧分享2

采用if语句描述组合逻辑时，对于不完备的if语句，即缺少else分支的if语句要格外关注，因为综合工具会将其视为锁存器。

2026-03-10 | 逻辑设计

FPGA组合逻辑设计技巧分享1：互斥条件分支优先使用 case 语句

尽管当用互斥条件指定if-elsif-else语句和case语句等效，两者都会被综合为多路选择器（MUX），不再具有优先级，但仍建议优先使用case语句

2026-03-09 | FPGA设计

DO‑254 鲁棒性测试到底应该怎么做？

如果说前面的物理测试是在证明“它能正常工作”，那么鲁棒性测试要证明的是： ——当一切不正常时，它依然是安全的。在 DO‑254 DAL‑A 项目中，鲁棒性测试不是“加分项”，而是硬门槛。

2026-03-03 | DO‑254, 鲁棒性测试

KRS（Kria Robotics Stack）：Zynq / FPGA 机器人开发，迈向完整 ROS 2 系统的一步

在这个示例项目中，使用 AMD Kria™ KV260 Vision AI Starter Kit 结合 TurtleBot3 Waffle 移动机器人平台来构建一个真实可运行的 ROS 2 系统。

2026-02-27 | KRS, Zynq, ROS-2, 机器人

仿真为什么抓不到 CDC？

仿真没抓到 CDC，那工程验证到底该信谁？这一篇，我们把这件事彻底讲清楚。

2026-02-10 | 仿真, CDC

DO‑254 物理测试到底在“测什么”？

“我们已经做了板级测试，也在 FPGA 上跑过程序了，这还不算物理测试吗？”如果你在 DO‑254 项目里问过、或被问过这句话，那么这一篇文章，就是写给你的。

2026-02-06 | DO‑254, 物理测试

亚稳态到底是什么？它真的有那么可怕吗？

如果你做过跨时钟域设计，那“亚稳态”这三个字一定不陌生。但奇怪的是：教科书里把它说得非常吓人

2026-02-04 | 亚稳态, 跨时钟域设计

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