博客 | FPGA 开发圈

FPGA状态机设计一些避坑要点

FPGA状态机推荐同步复位，复位逻辑与时序时钟同步，时序更容易收敛，避免异步复位带来的时序毛刺和复位异常

2026-04-30 | FPGA状态机

AMD（XILINX）FPGA 常用输入时钟原语有哪些？

Xilinx FPGA的输入时钟原语（Primitives）是连接外部时钟源与内部时钟网络的最底层硬件模块，它们定义了信号的电气特性、布线路径和驱动能力，是构建稳定、高性能时钟系统的基础。

2026-04-29 | 时钟原语, AMD

FPGA触发器使用经验详解（三）：复位树优化

全局复位信号往往需要驱动成千上万个触发器，扇出过大导致信号延迟增加、时序违例。复位树通过多级缓冲将全局复位转化为局部复位。

2026-04-28 | FPGA触发器, 复位树优化

DO-254 到底是什么？先别把它当成 FPGA 开发规范

很多 FPGA 工程师第一次接触 DO-254 时，都会下意识地把它理解成下面这几种东西之一：

2026-04-27 | DO-254, FPGA开发

FPGA触发器使用经验详解（二）

多位宽信号跨时钟域时，简单的同步器无法保证所有位同时稳定，可能产生亚稳态或数据错乱。FIFO通过握手或格雷码指针确保数据完整传输。

2026-04-24 | FPGA触发器

FPGA触发器使用经验详解（一）

在FPGA设计中，触发器（Flip-Flop）是常用的时序元件。合理使用触发器对于FPGA设计的稳定性、资源利用率以及时序收敛有很大帮助。

2026-04-21 | FPGA设计, 触发器

FPGA开发不可不知的“时钟规划”

时钟规划是FPGA设计初期必须完成的关键工作，它与芯片选型紧密相关。一个清晰的时钟规划方案能够有效降低设计复杂度，并为后续的时序收敛奠定良好基础。

2026-04-20 | FPGA开发, 时钟规划

FPGA图像处理平台搭建：MIPI + VDMA + Ethernet全流程

基于 MicroBlaze V 的 FPGA 视觉平台：通过以太网实时捕获、调试和传输 MIPI 相机数据，支持全帧或高速 ROI 范围。

2026-04-16 | MicroBlaze-V, FPGA图像处理

YunSDR小课堂-信道估计与均衡(第87讲)

在前述章节中，我们着重研究了发射机与接收节点之间的同步问题。通过整合前面章节内容，帧恢复现在成为可能，我们已达到成功解码帧的门槛

2026-04-08 | YunSDR, 威视锐科技

YunSDR小课堂-帧同步与信道编码(第85讲)

除巴克序列外，还有其他序列在除特定时刻外具有最小互相关的类似特性。两个流行的选择是Zadoff-Chu序列和Golay互补序列，它们目前均被纳入现有无线标准

2026-04-02 | YunSDR, 威视锐科技, 帧同步, 信道编码

FPGA建立时间与保持时间如何理解？

在 FPGA 的时序设计与分析中，建立时间（Setup Time）和保持时间（Hold Time）是保障数字电路稳定工作的核心时序参数

2026-03-30 | FPGA 应用, 时序设计

如何在跨时钟域分析中处理好复位信号？

如果你做过一定规模的 FPGA / SoC 项目，一定遇到过这样一种非常折磨人的问题：系统偶尔起不来;重新按一次 reset,又好了

2026-03-27 | 跨时钟域处理, 信号复位

Xilinx FPGA 时钟之心：MMCME2_ADV 全面详解

今天，我们将剥开 IP 核的外壳，深入到底层原语（Primitive）层面，全方位解析 Xilinx 7 系列中最强大的混合模式时钟管理器——MMCME2_ADV。

2026-03-19 | 时钟管理器

Vivado增量编译，你用对了不？

Vivado增量编译包括增量综合和增量布局布线，增量布局布线最耗时，推荐设置增量布局布线，以有效降低编译时间。

2026-03-18 | Vivado, 增量编译

DO‑254 物理测试如何支撑审查与取证？

这一篇，我们不再讲“怎么做测试”，而是从审查与取证的角度，回答一个核心问题：DO‑254 物理测试，究竟是如何支撑审查通过的？

2026-03-16 |

Vivado仿真加速有哪些方法？

vivado仿真真的很慢，所以FPGA开发一般都用modelsim仿真，这里分享一个vivado仿真加速的设置方法。

2026-03-16 | Vivado仿真, Vivado

用 Python 写 FPGA IP！—— MyHDL 自定义中断生成器实践

使用 Python/MyHDL 创建自定义 FPGA IP，与 Vivado 集成，并通过 PYNQ 进行控制——实现软件上的简单硬件设计。

2026-03-12 | python, FPGA-IP, MyHDL

FPGA组合逻辑设计技巧分享3

两个 N 位二进制数相加，为防止溢出，应将和设置为 N+1 位。对于无符号 N 位二进制数，最大值为2^N - 1

2026-03-11 | FPGA设计, 逻辑设计

FPGA组合逻辑设计技巧分享2

采用if语句描述组合逻辑时，对于不完备的if语句，即缺少else分支的if语句要格外关注，因为综合工具会将其视为锁存器。

2026-03-10 | 逻辑设计

FPGA组合逻辑设计技巧分享1：互斥条件分支优先使用 case 语句

尽管当用互斥条件指定if-elsif-else语句和case语句等效，两者都会被综合为多路选择器（MUX），不再具有优先级，但仍建议优先使用case语句

2026-03-09 | FPGA设计

DO‑254 鲁棒性测试到底应该怎么做？

如果说前面的物理测试是在证明“它能正常工作”，那么鲁棒性测试要证明的是： ——当一切不正常时，它依然是安全的。在 DO‑254 DAL‑A 项目中，鲁棒性测试不是“加分项”，而是硬门槛。

2026-03-03 | DO‑254, 鲁棒性测试

KRS（Kria Robotics Stack）：Zynq / FPGA 机器人开发，迈向完整 ROS 2 系统的一步

在这个示例项目中，使用 AMD Kria™ KV260 Vision AI Starter Kit 结合 TurtleBot3 Waffle 移动机器人平台来构建一个真实可运行的 ROS 2 系统。

2026-02-27 | KRS, Zynq, ROS-2, 机器人

仿真为什么抓不到 CDC？

仿真没抓到 CDC，那工程验证到底该信谁？这一篇，我们把这件事彻底讲清楚。

2026-02-10 | 仿真, CDC

DO‑254 物理测试到底在“测什么”？

“我们已经做了板级测试，也在 FPGA 上跑过程序了，这还不算物理测试吗？”如果你在 DO‑254 项目里问过、或被问过这句话，那么这一篇文章，就是写给你的。

2026-02-06 | DO‑254, 物理测试

亚稳态到底是什么？它真的有那么可怕吗？

如果你做过跨时钟域设计，那“亚稳态”这三个字一定不陌生。但奇怪的是：教科书里把它说得非常吓人

2026-02-04 | 亚稳态, 跨时钟域设计

从网络接口到 DMA，一套面向工程师的 FPGA 网络开发框架

Liberouter的Network Development Kit（NDK）是一套专门用来快速开发 FPGA 加速网络应用的开源框架，是连接高速网络接口、FPGA 逻辑与主机处理器的工程级利器。

2026-02-04 | NDK, FPGA加速, Liberouter

跨时钟域为什么这么容易出问题？

做FPGA的，大多数人第一次被 CDC（Clock Domain Crossing）教育，往往不是在仿真阶段，而是在系统已经交付之后。

2026-01-28 | 跨时钟域

KRS（Kratos Robotics Stack）：让 Zynq / FPGA 机器人开发真正“跑”起来

在机器人与自主系统开发中，ROS 2 已经成为事实标准，但当它遇到 FPGA / Zynq / Kria 这类异构平台时，工程复杂度往往直线上升。

2026-01-26 | KRS, 机器人

Verilog 经典教程（8）If语句和Case语句

这篇文章将讨论 verilog 中两个最常用的结构----if语句和case语句。

2026-01-23 | Verilog

入门新手必读！Xilinx FPGA在线支持资源使用指南

FPGA设计人员可根据自身项目的设计类型与当前所处阶段，参考本文提供的各种网站资源，精准匹配适用的支持渠道，提高FPGA项目开发效率。

2026-01-09 | FPGA 设计, Xilinx

Xilinx FPGA硬件设计：器件管脚手册

我们在设计FPGA硬件电路板时，器件管脚手册是非常重要的参考文档，本文我们介绍如何在Xilinx官网下载Pinout管脚手册及如何应用该手册。

2026-01-07 |

FPGA 和 CPLD 到底差在哪？这是新手最容易踩的第一个坑

很多刚接触电子和嵌入式的同学，都会在一个问题上反复纠结：FPGA 和 CPLD 看起来都能“写逻辑”，它们到底有什么区别？我该先学哪个？

2026-01-05 | FPGA, CPLD

从 JTAG 启动 Zynq UltraScale+ 上的嵌入式 Linux 镜像：详细实战教程

本文则进一步讲解如何在 Zynq UltraScale+ MPSoC 平台上通过 JTAG 逐步启动 Linux，并提供了完整的过程与关键命令。

2026-01-04 |

从 JTAG 启动 Zynq-7000 嵌入式 Linux：使用 XSCT 全流程教程

启动嵌入式系统是任何 FPGA 或嵌入式 Linux 开发流程中最常做、也最关键的一步。很多时候我们依赖 SD 卡、TFTP 或 NFS，但当你无法访问板载存储或以太网时

2025-12-31 | JTAG, Zynq-7000, XSCT

项目开发中常用的Vivado软件调试技巧（三）

在ILA核中，通常使用通过添加Marker线观察信号长度，如图1所示。如果删除Marker线，选中要删除的线然后右键，选择Delete Marker

2025-12-29 | Vivado, 软件调试

FPGA 上实现电机矢量控制：一个开源 FOC 项目的硬核解析

今天我们介绍一个硬核开源项目：FPGA-FOC，它使用 Verilog 在 FPGA 上实现了完整的 FOC 电机控制系统。

2025-12-26 | FPGA 应用, 电机矢量控制, 磁场定向控制

项目开发中常用的Vivado软件调试技巧（二）

本文我们介绍如何从Vivado ILA核将抓取到的数据导出为文件，并通过Matlab软件存为.coe文件。

2025-12-25 | Vivado, Matlab

把 Vivado 项目放心交给 Git：一篇 FPGA 工程师必读的实战指南

之前分享过一篇文章《FPGA 版本管理三种方式：你会选哪一种？》，评论区很多人都推荐使用Git进行版本管理，今天这篇文章主题就是使用Git进行备份指南。

2025-12-24 | Vivado, FPGA工程师, 实战指南

FINN：FPGA AI 推理新范式 —— 定制化、高性能、量化神经网络编译器框架

FINN 是一个由 Xilinx（现 AMD Research）集成通信与 AI 实验室开源的机器学习框架，它提供了一个端到端的方案，用于探索和实现量化神经网络（QNN）在 FPGA 上的高效推理加速器

2025-12-22 | FINN, AI推理, 机器学习

项目开发中常用的Vivado软件调试技巧（一）

在项目中，利用JTAG采样低频数据时，受限于片上BRAM资源，采样的数据深度不能太深；另外，通常会受限于JTAG仿真器时钟也不能设置太低频率

2025-12-22 | Vivado, 软件调试

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开普勒KPL3858评估板搭载AMD Versal AI Edge Series Gen 2器件（2VE3858），板上共有四个以太网接口，本篇逐一介绍这四个接口的硬件架构和测试方法。

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