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xilinx原语介绍及仿真——IDELAYE2 & IDELAYCTRL
本文将IDELAYE2和IDELAYCTRL原语相关的功能、在芯片中的位置、IDELAYE2的四种模式,及仿真结果进行了讲解
2024-11-21 |
IDELAY2
,
IDELAYCTRL
,
Xilinx原语
一文快速掌握 AMD FPGA IO约束 常用电平标准
今天分享下IO约束中常用的电平标准,帮助大家快速理解和掌握。
2024-11-18 |
AMD
,
电平标准
,
IO约束
xilinx原语介绍及仿真——IDDR
IDDR的主要功能就是将输入的双沿信号转换为单沿信号输出给FPGA内部逻辑进行使用,IDDR位于通1中的ILOGICE部分
2024-11-15 |
IDDR
,
FPGA
开源ISP-xkISP
xkISP 是基于 Xilinx HLS 的开源图像信号处理器 (ISP)。xkISP由复旦大学VIP实验室和阿里巴巴DAMO CTL实验室联合开发
2024-11-14 |
xkISP
,
ISP
基于PYNQ和机器学习探索MPSOC-读书笔记(开篇)
本书既是使用Zynq MPSoC的开发人员的实用指南,同样也是希望熟悉器件及其相关设计方法的技术人员的有效参考资料。
2024-11-12 |
PYNQ
,
机器学习
,
MPSoC
FPGA 常用 I/O 电平标准有哪些?(二)
今天继续分享常用的电平标准,并分享电平标准使用注意事项。
2024-11-11 |
FPGA
,
电平标准
多平台FPGA工程快速移植与构建
作为一名FPGA工程师,经常需要在多个FPGA设备之间移植项目,核心的问题是IP的管理和移植,今天通过安装和使用 FuseSoC 在多个 AMD FPGA 之间移植
2024-11-11 |
FPGA
FPGA 常用 I/O 电平标准有哪些?(一)
在 FPGA 的神奇世界里,I/O 电平标准就像魔法咒语,掌控着芯片与外界交流的方式
2024-11-08 |
FPGA
,
电平标准
xilinx原语及bank简介
本文最初是介绍IDDR的,但在介绍IDDR这些原语之前,还需要了解一下7系列FPGA bank的分类和区别
2024-11-07 |
Xilinx
,
IP核
构建自定义 AXI4-Stream FIR 滤波器
AMD-Xilinx 的 Vivado 开发工具具有很多方便FPGA开发功能,我最喜欢的功能之一是block design的设计流程
2024-11-07 |
AXI4-Stream
,
FIR滤波器
AXI-Lite协议详解
本文通过对手册的解读,对axi _lite协议进行讲解,通过一些时序图,加深对信号变化的理解。
2024-11-06 |
AXI-Lite
信号失真要如何测量?
信号失真是指信号在传输或放大过程中,输出信号的波形与输入信号的波形不一致,导致信号的幅度、频率或相位发生变化的现象
2024-11-06 |
信号失真
“有限字长效应”是如何产生的?
今天分享下数字信号处理中的“有限字长效应”。
2024-11-05 |
数字信号处理
开源ISP(Infinite-ISP)介绍
ISP(Image Signal Processor)我介绍了很多了,大家可以先看下面的文章,了解基本概念
2024-11-05 |
ISP
Xilinx 7系列FPGA DDR3控制器——mig使用总结(常见问题定位)
在mig使用的过程中,总会遇到各种各样的问题。总结起来也就是几种常见的问题,在上板测试的过程中注意到这些细节,一般都可以达到事半功倍的效果
2024-11-04 |
7系列FPGA
,
DDR3控制器
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