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FPGA Vivado调用IP核详细操作步骤

2024-05-09 | FPGA, Vivado, IP核

数字信号处理基础：什么是采样？

2024-05-08 | 数字信号处理, RFSoC, DSP

FPGA问答系列--Block RAM的资源如何计算？

2024-05-08 | FPGA, BRAM

Vivado中文注释乱码问题如何解决？

2024-05-07 | Vivado, 乱码

ddr模式寄存器配置

2024-05-06 | MRS命令, DDR, 寄存器

时序约束之Xilinx IDELAYE2应用及仿真笔记

2024-04-30 | 时序约束, IDELAYE2, SelectIO

面向实时视频制作工作流程的 FPGA

2024-04-29 | FPGA, 视频制作, 英特尔

7系列FPGA器件手册：概述

2024-04-28 | 7系列FPGA

Multiport RAM，多读多写寄存器-——基于FPGA BRAM的多端口地址查找表与FPGA BRAM的资源分析

2024-04-26 | BRAM, Multiport-RAM

Xilinx FPGA BGA推荐设计规则和策略（二）

2024-04-26 | FPGA, BGA

【Vivado那些事儿】使用Python提取ILA数据

2024-04-24 | Vivado, python, ILA

为啥FPGA资源/时序都有很大的优化空间？

2024-04-23 | FPGA, 时序

Xilinx FPGA BGA推荐设计规则和策略（一）

2024-04-23 | FPGA, BGA, Xilinx

案例：一个信号复位值的问题

2024-04-22 | 信号复位

DDR读写流程与参数

2024-04-22 | DDR