博客 | FPGA 开发圈

FPGA Vivado调用IP核详细操作步骤

今天给大侠带来Vivado调用IP核详细操作步骤，手把手教学，请往下看。话不多说，上货。

2025-05-12 | FPGA, Vivado, IP核

不用官方EDA怎么开发FPGA？

今天就介绍一个使用开源工具链来开发FPGA的方式。本文核心：开源 FPGA 工具链，例如 APIO、IceStrom、yosys OssCAD 等使用。

2025-05-08 | EDA, FPGA

FPGA资源爆表了？10个RTL优化实战技巧

做FPGA项目，最怕啥？资源爆表！Timing炸裂！布线卡死！今天我给大家总结10个实战级优化技巧，每条都有具体案例，助你从根源上搞定资源问题！

2025-05-06 | RTL, FPGA

FX10（CYUSB4014）USB3.2开发笔记分享（1）：硬件设计与开发环境搭建

本文对FX10的器件特点、硬件设计和开发调试环境的搭建做了一个简要介绍。

2025-04-27 | CYUSB4014, USB3.2

YunSDR通信小课堂（第38讲）

为了实现更实用的MCM, OFDM采用正交子载波。正交特性允许子信道在频率上重叠，从而不需要保护带和昂贵的滤波器来保持子信道分离。

2025-04-23 | YunSDR, OFDM, 威视锐科技

滑动平均滤波器是什么?

滑动平均滤波器（Moving Average Filter, MAF）是数字信号处理中最经典的FIR滤波器之一，通过计算窗口内数据的平均值实现噪声抑制。

2025-04-22 | 滑动平均滤波器, 数字信号处理, FIR滤波器

高帧率高分辨率相机的FPGA视频传输方案该如何设计？

本文要介绍的，是合肥喆思电子推出高性能CoaXPress 2.1 & Over Fiber Bridge Device/HOST IP核。

2025-04-22 | FPGA, 视频传输

使用 Vitis Model Composer 生成 FPGA IP 核

今天的教程提供了创建自定义 IP 的分步指南，从算法开发到准备 IP 生成的模型，包括资源和时序分析，最后将其添加到 Vivado IP 目录。

2025-04-14 | Vitis, IP核

Verilog的未来在哪里？

在FPGA的群里，经常会有人讨论以后Verilog会如何发展？HLS和DLS谁会胜出？用Python来写更快还是现在用的相对多一些的Chisel和SpinalHDL？

2025-03-31 | Verilog

常见FPGA逻辑单元比较（仅参考）

今天主要对Xilinx、Altera和Actel三家 FPGA 中使用的逻辑单元架构进行对比，最后对这三家逻辑量换算进行说明

2025-03-31 | FPGA, 逻辑单元架构

一文全面了解ASK解调技术

在无线充电、物联网和汽车电子等领域，ASK解调技术正悄然成为高效通信的“幕后功臣”。本文将带你深入探索这一技术的核心原理、创新突破与未来潜力。

2025-03-28 | ASK解调

国产 FPGA 的崛起之路，能否打破 Xilinx 的垄断？

近年来，国产 FPGA 发展迅速，中国共有22家(去除特殊用途的反熔丝还有19家)FPGA厂商，主要有紫光同创、安路科技、复旦微等。

2025-03-26 | FPGA, Xilinx

一周掌握FPGA Verilog HDL语法 day 1

今天给大侠带来的是一周掌握FPGA Verilog HDL 语法，今天开启第一天，下面咱们废话就不多说了，一起来看看吧。

2025-03-25 | FPGA, Verilog HDL

YunSDR通信小课堂（第31讲）

在实际应用中，数据转换过程会产生噪声和杂散，它们会扭曲和干扰原始信号，影响系统的整体性能。

2025-03-25 | YunSDR, 射频数据转换器

FPGA助力智能机器人应用

该系列教程由 AMD 的工业架构师 Tomas Thoresen 在 Hackster 上利用 FPGA 进行机器人应用的探索，下面先介绍一下这个项目

2025-03-24 | FPGA, 智能机器人

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

Versal器件Advanced Flow概览

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。

提升嵌入式系统设计：Microchip PolarFire® SoC Discovery工具包助您一臂之力

本文将详细介绍PolarFire®片上系统（SoC）Discovery工具包的技术细节及其优点。