博客 | FPGA 开发圈

Xilinx FPGA 时钟之心：MMCME2_ADV 全面详解

今天，我们将剥开 IP 核的外壳，深入到底层原语（Primitive）层面，全方位解析 Xilinx 7 系列中最强大的混合模式时钟管理器——MMCME2_ADV。

2026-03-19 | 时钟管理器

Vivado增量编译，你用对了不？

Vivado增量编译包括增量综合和增量布局布线，增量布局布线最耗时，推荐设置增量布局布线，以有效降低编译时间。

2026-03-18 | Vivado, 增量编译

DO‑254 物理测试如何支撑审查与取证？

这一篇，我们不再讲“怎么做测试”，而是从审查与取证的角度，回答一个核心问题：DO‑254 物理测试，究竟是如何支撑审查通过的？

2026-03-16 |

Vivado仿真加速有哪些方法？

vivado仿真真的很慢，所以FPGA开发一般都用modelsim仿真，这里分享一个vivado仿真加速的设置方法。

2026-03-16 | Vivado仿真, Vivado

用 Python 写 FPGA IP！—— MyHDL 自定义中断生成器实践

使用 Python/MyHDL 创建自定义 FPGA IP，与 Vivado 集成，并通过 PYNQ 进行控制——实现软件上的简单硬件设计。

2026-03-12 | python, FPGA-IP, MyHDL

FPGA组合逻辑设计技巧分享3

两个 N 位二进制数相加，为防止溢出，应将和设置为 N+1 位。对于无符号 N 位二进制数，最大值为2^N - 1

2026-03-11 | FPGA设计, 逻辑设计

FPGA组合逻辑设计技巧分享2

采用if语句描述组合逻辑时，对于不完备的if语句，即缺少else分支的if语句要格外关注，因为综合工具会将其视为锁存器。

2026-03-10 | 逻辑设计

FPGA组合逻辑设计技巧分享1：互斥条件分支优先使用 case 语句

尽管当用互斥条件指定if-elsif-else语句和case语句等效，两者都会被综合为多路选择器（MUX），不再具有优先级，但仍建议优先使用case语句

2026-03-09 | FPGA设计

DO‑254 鲁棒性测试到底应该怎么做？

如果说前面的物理测试是在证明“它能正常工作”，那么鲁棒性测试要证明的是： ——当一切不正常时，它依然是安全的。在 DO‑254 DAL‑A 项目中，鲁棒性测试不是“加分项”，而是硬门槛。

2026-03-03 | DO‑254, 鲁棒性测试

KRS（Kria Robotics Stack）：Zynq / FPGA 机器人开发，迈向完整 ROS 2 系统的一步

在这个示例项目中，使用 AMD Kria™ KV260 Vision AI Starter Kit 结合 TurtleBot3 Waffle 移动机器人平台来构建一个真实可运行的 ROS 2 系统。

2026-02-27 | KRS, Zynq, ROS-2, 机器人

仿真为什么抓不到 CDC？

仿真没抓到 CDC，那工程验证到底该信谁？这一篇，我们把这件事彻底讲清楚。

2026-02-10 | 仿真, CDC

DO‑254 物理测试到底在“测什么”？

“我们已经做了板级测试，也在 FPGA 上跑过程序了，这还不算物理测试吗？”如果你在 DO‑254 项目里问过、或被问过这句话，那么这一篇文章，就是写给你的。

2026-02-06 | DO‑254, 物理测试

亚稳态到底是什么？它真的有那么可怕吗？

如果你做过跨时钟域设计，那“亚稳态”这三个字一定不陌生。但奇怪的是：教科书里把它说得非常吓人

2026-02-04 | 亚稳态, 跨时钟域设计

从网络接口到 DMA，一套面向工程师的 FPGA 网络开发框架

Liberouter的Network Development Kit（NDK）是一套专门用来快速开发 FPGA 加速网络应用的开源框架，是连接高速网络接口、FPGA 逻辑与主机处理器的工程级利器。

2026-02-04 | NDK, FPGA加速, Liberouter

跨时钟域为什么这么容易出问题？

做FPGA的，大多数人第一次被 CDC（Clock Domain Crossing）教育，往往不是在仿真阶段，而是在系统已经交付之后。

2026-01-28 | 跨时钟域

KRS（Kratos Robotics Stack）：让 Zynq / FPGA 机器人开发真正“跑”起来

在机器人与自主系统开发中，ROS 2 已经成为事实标准，但当它遇到 FPGA / Zynq / Kria 这类异构平台时，工程复杂度往往直线上升。

2026-01-26 | KRS, 机器人

Verilog 经典教程（8）If语句和Case语句

这篇文章将讨论 verilog 中两个最常用的结构----if语句和case语句。

2026-01-23 | Verilog

入门新手必读！Xilinx FPGA在线支持资源使用指南

FPGA设计人员可根据自身项目的设计类型与当前所处阶段，参考本文提供的各种网站资源，精准匹配适用的支持渠道，提高FPGA项目开发效率。

2026-01-09 | FPGA 设计, Xilinx

Xilinx FPGA硬件设计：器件管脚手册

我们在设计FPGA硬件电路板时，器件管脚手册是非常重要的参考文档，本文我们介绍如何在Xilinx官网下载Pinout管脚手册及如何应用该手册。

2026-01-07 |

FPGA 和 CPLD 到底差在哪？这是新手最容易踩的第一个坑

很多刚接触电子和嵌入式的同学，都会在一个问题上反复纠结：FPGA 和 CPLD 看起来都能“写逻辑”，它们到底有什么区别？我该先学哪个？

2026-01-05 | FPGA, CPLD

从 JTAG 启动 Zynq UltraScale+ 上的嵌入式 Linux 镜像：详细实战教程

本文则进一步讲解如何在 Zynq UltraScale+ MPSoC 平台上通过 JTAG 逐步启动 Linux，并提供了完整的过程与关键命令。

2026-01-04 |

从 JTAG 启动 Zynq-7000 嵌入式 Linux：使用 XSCT 全流程教程

启动嵌入式系统是任何 FPGA 或嵌入式 Linux 开发流程中最常做、也最关键的一步。很多时候我们依赖 SD 卡、TFTP 或 NFS，但当你无法访问板载存储或以太网时

2025-12-31 | JTAG, Zynq-7000, XSCT

项目开发中常用的Vivado软件调试技巧（三）

在ILA核中，通常使用通过添加Marker线观察信号长度，如图1所示。如果删除Marker线，选中要删除的线然后右键，选择Delete Marker

2025-12-29 | Vivado, 软件调试

FPGA 上实现电机矢量控制：一个开源 FOC 项目的硬核解析

今天我们介绍一个硬核开源项目：FPGA-FOC，它使用 Verilog 在 FPGA 上实现了完整的 FOC 电机控制系统。

2025-12-26 | FPGA 应用, 电机矢量控制, 磁场定向控制

项目开发中常用的Vivado软件调试技巧（二）

本文我们介绍如何从Vivado ILA核将抓取到的数据导出为文件，并通过Matlab软件存为.coe文件。

2025-12-25 | Vivado, Matlab

把 Vivado 项目放心交给 Git：一篇 FPGA 工程师必读的实战指南

之前分享过一篇文章《FPGA 版本管理三种方式：你会选哪一种？》，评论区很多人都推荐使用Git进行版本管理，今天这篇文章主题就是使用Git进行备份指南。

2025-12-24 | Vivado, FPGA工程师, 实战指南

FINN：FPGA AI 推理新范式 —— 定制化、高性能、量化神经网络编译器框架

FINN 是一个由 Xilinx（现 AMD Research）集成通信与 AI 实验室开源的机器学习框架，它提供了一个端到端的方案，用于探索和实现量化神经网络（QNN）在 FPGA 上的高效推理加速器

2025-12-22 | FINN, AI推理, 机器学习

项目开发中常用的Vivado软件调试技巧（一）

在项目中，利用JTAG采样低频数据时，受限于片上BRAM资源，采样的数据深度不能太深；另外，通常会受限于JTAG仿真器时钟也不能设置太低频率

2025-12-22 | Vivado, 软件调试

BerkeleyLab Bedrock：为 FPGA 与加速计算打造的开源基石

Bedrock 是由 Lawrence Berkeley National Laboratory多年累积的一套开源 Verilog 代码库，旨在把可移植的数字与射频模块快速带到 FPGA 平台上

2025-12-15 | Bedrock, FPGA 应用

将 FIR 滤波器写得更“上游” —— 面向 FPGA 的架构与高性能编码实践

FPGA 非常适合实现像 FIR 滤波器这样的信号处理功能。器件内的 DSP 单元带有内建的乘加（MAC）能力，非常适合这类应用。

2025-12-10 | FIR滤波器, FPGA 应用

基于XADC IP核的FPGA芯片温度读取设计

本文利用VerilogHDL语言，通过Xilinx提供的XDAC IP核实现ZYNC-7000 SOC芯片温度实时读取。

2025-12-08 | XADC, ZYNC-7000, FPGA芯片, IP核

YunSDR小课堂-软件定义无线电概论(第59讲)

随着数字通信系统演变为高度复杂的设备，显然需要采用分而治之的策略，以使这类系统的设计与实现变得可行且易于管理。

2025-12-08 | YunSDR, 软件定义无线电

FPGA时钟区域如何理解？

理解FPGA时钟区域对于进行高性能、高可靠性FPGA设计至关重要，是FPGA开发中实现“心中有电路”的基本功。

2025-12-02 | FPGA 应用, 时钟区域

fpga实现音频预加重（pre-emphasis）滤波器

在语音信号中，声门波激励和口鼻辐射效应共同导致语音信号的高频分量能量要比低频分量弱。预加重（Pre-emphasis）的目的就是：

2025-12-02 | FPGA 应用, 预加重滤波器

通过 UART 实现远程 AXI 访问：让 FPGA 调试更灵活

接口完全用 RTL 编写，它允许通过 UART 连接，在 AXI 总线上执行读写操作。采用这种方式，可以让 FPGA 串口连接到嵌入式板卡的串口上

2025-12-01 | UART, AXI, FPGA调试

相控阵天线主要组件及FPGA应用

简单来说，相控阵天线是一种通过电子方式控制波束方向，而无需物理转动天线的先进天线系统。

2025-11-24 | 相控阵天线

不用 JTAG 也能刷 FPGA：TinyFPGA-Bootloader 让比特流加载更简单

在 FPGA 设计中，一个常见但略显繁琐的环节是：如何方便地将新的比特流加载到 FPGA。尤其是在没有专用 USB-JTAG/编程芯片或者在低成本板卡中

2025-11-19 | JTAG, FPGA, TinyFPGA-Bootloader, 比特流加载

为什么越来越多 FPGA 项目开始依赖 MicroBlaze V？深度解析

在各类行业与应用中，经常能看到许多 FPGA 设计。一个非常常见的现象是：设计者常常用复杂的有限状态机（FSM）来实现 I²C、SPI、GPIO 时序控制等功能。

2025-11-17 | FPGA 应用, MicroBlaze-V

AMD（XILINX）7系列FPGA的时钟资源有哪些？

AMD（Xilinx）7系列FPGA性价比很高，应用非常广泛，今天分享一下它的时钟资源相关知识。

2025-11-05 | 7系列FPGA, 时钟资源, AMD

如何评估一个FPGA设计的性能？

评估一个FPGA设计的性能是一个系统性的工作，需要从多个维度和指标进行综合考量。这不仅仅是看“跑得多快”，而是要在速度（时序）、资源、功耗和设计稳健性之间取得平衡。

2025-11-04 | FPGA设计

本文基于 EDF 2025.11 版本进行测试，记录了在 VEK385 开发板上，如何：通过 JTAG 模式启动 EDF 镜像；使用 TFTP 引导 Linux 内核与 rootfs；

在 ZCU102 上使用 PS AXI性能监视器（APM）测量 PS内部的DDR 带宽

本文提出了一种基于 PS的AXI 性能监视器（APM）在 ZCU102 开发板上实现的硬件级 PS内部DDR 带宽监控解决方案。

如何在VHK158上使用PL DDR控制器

本文介绍在VHK158开发板上，如何使用Versal Soft Memory Controller，替代默认的NoC方案。

XDMA 多通道传输实战

在实际开发测试中，会出现单通传输正常的情况下多通道传输异常的情况。本文以实际调试时遇到的问题进行总结。

EDF如何为XSA创建 Yocto Machine并编译加载固件和linux镜像

本文基于v25.11版本介绍如何在EDF开发环境里为zcu102开发板的vivado工程导出的XSA创建Yocto Machine并编译加载固件和linux镜像。

SEM IP健康状态检查

SEM IP是一个非常‘安静’的IP。构建的时候，它的逻辑就是独立于用户系统设计的，并用区域约束做了一定的分割。对于它唯一的时钟信号，我们也是建议越独立越好。

如何在zcu102板卡上实现GEM的fixed-link配置

本文介绍了一种在两块zcu102开发板上实现GEM-GEM直连的一种方法。

Zynq MPSoC上AXI超时模块（ATB）的配置与测试方法

通过本文提供的方法，用户可以有效配置和测试Zynq MPSoC中的AXI超时模块，防止CPU挂死。