博客 | FPGA 开发圈

FPGA标准库-Open Logic

FPGA 开源生态系统与其他开源社区相差甚远，但它正在突飞猛进，需要每个FPGA工程师努力去维护

2025-03-03 | FPGA, Open-Logic

FPGA 2025最佳论文--加速视频推理大模型

这篇文章再来看一篇新鲜出炉的论文，是上海交大和清华大学共同发表的一篇论文。这篇论文获得了FPGA 2025最佳论文奖，是用FPGA对视频生成大模型进行加速优化

2025-03-03 | FPGA, 加速视频, 大模型

YunSDR通信小课堂（第24讲）

正如前面7.2节所讨论的，在RF-ADC之前，需要适当的放大和模拟滤波。如果接收到的射频信号通过滤波器、放大器等直接从天线到达

2025-02-28 | YunSDR, RF-ADC, 威视锐

一文全面了解“ASK调制”

你是否好奇无线遥控器、智能门锁如何传递信号？今天我们就来揭秘一种简单又神奇的通信技术——ASK调制（振幅键控调制）。

2025-02-28 | ASK, 通信技术

FPGA实现Aurora 8B/10B接口（4）--官方例程学习（Streaming接口）

首先新建一个工程，这个工程什么除了生成Aurora 8B/10B IP核以外什么也不做。IP核的定制过程如下。

2025-02-26 | FPGA, Aurora

Vivado逻辑分析仪使用教程

统的逻辑分析仪在使用时，我们需要将所要观察的信号连接到FPGA的IO管脚上，然后观察信号。当信号比较多时，我们操作起来会比较繁琐

2025-02-26 | Vivado, 逻辑分析仪

YunSDR通信小课堂（第23讲）

如前所述，RF- ADC能够接收射频频率高达几GHz的信号。一旦数字化，信号被解调，这样它就以0赫兹为中心。该操作的关键是每个RF-ADC中的数字复混频器

2025-02-25 | YunSDR, 射频数据转换器, 威视锐

一文快速掌握Vivado的FFT IP

今天分享一下vivado FFT IP，包括配置要点以及使用难点，让读者快速上手。

2025-02-25 | Vivado, 快速傅里叶变换, FFT IP

将自定义 IP （HDL）添加到 Vivado 模块设计（Block Design）

使用Vivado Block Design设计解决了项目继承性问题，但是还有个问题，不知道大家有没有遇到，就是新设计的自定义 RTL 文件无法快速的添加到Block Design中

2025-02-20 | Vivado, HDL

快速傅里叶变换（FFT）：从数学公式到5G信号，揭开数字世界的“频率密码”

你是否想过，为什么手机能瞬间解码WiFi信号？为什么音乐APP能一键分离人声和伴奏？答案就藏在快速傅里叶变换（FFT）这个“数字魔法”中

2025-02-20 | 傅里叶变换, 5G, FFT

3分钟掌握离散傅里叶变换（DFT）：数字世界的“频率解码器”

你是否好奇，一段嘈杂的录音如何被分离出人声和背景音乐？一张模糊的照片如何通过算法变得清晰？

2025-02-18 | 离散傅里叶变换, 频率解码器, DFT

FPGA DSP：Vivado 中带有 DDS 的 FIR 滤波器

本文使用 DDS 生成三个信号，并在 Vivado 中实现低通滤波器。低通滤波器将滤除相关信号。

2025-02-18 | FPGA, DSP, Vivado, 低通滤波器

简要讲解Xilinx SRIO IP（高速收发器二十八）

SRIO是串行RapidIO的简写，其实现代比较常用的高速接口协议，比如SRIO、PCIE、JESD204B等都是基于SERDES开发的，均属于高速串行总线

2025-02-17 | Xilinx, SRIO, 高速收发器

碎碎念，再聊HyperRAM存储器

近期在后台收到好几位朋友咨询一些关于HyperRAM的问题，熊猫君在这里简单的做一个总结。

2025-02-13 | HyperRAM, 存储器

YunSDR通信小课堂(第20讲)

RFSoC平台作为最先进的现代SDR平台，可以使用FPGA可编程逻辑内核生成GHz带宽信号，上变频、滤波、数字预失真甚至射频载波调制都可以通过数字方式进行

2025-02-13 | YunSDR, 威视锐, SDR, OFDM

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在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

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