博客

Vivado使用入门（一）创建工程

2024-03-28 | Vivado

基于FPGA的“俄罗斯方块”系统设计

2024-03-28 | FPGA, 俄罗斯方块

FPGA之组合逻辑与时序逻辑

2024-03-27 | FPGA, 组合逻辑, 时序逻辑

Matlab生成fir滤波器抽头系数

2024-03-27 | Matlab, FIR滤波器

Vivado BD模式下导入RTL，如何实现聚合自定义的AXI接口？

2024-03-26 | RTL, AXI接口, Vivado

Xilinx 7系列FPGA DDR3控制器——mig使用总结（读写仲裁和适配）

2024-03-25 | 7系列FPGA, DDR3

通用图形处理架构-FPGA版

2024-03-25 | 图形处理, ThunderGP

面试宝典：FPGA必出笔试题

2024-03-22 | FPGA

【FPGA图像处理实战】- 图像行缓存设计实现方式一（FIFO）

2024-03-21 | FPGA, 图像处理, FIFO

AXI4的4K边界理解对了吗？

2024-03-20 | AXI4, 4K边界

FPGA设计之功耗专业术语解析

2024-03-20 | FPGA设计

Vivado综合属性SRL_STYLE怎么用？

2024-03-19 | Vivado

FPGA 上使用 SVM 进行图像处理

2024-03-19 | FPGA, 图像处理, SVM

如何获取FPGA的device DNA？（含源码）

2024-03-18 | FPGA, Device-DNA

Xilinx 7系列FPGA DDR控制器——mig使用总结（管脚分配）

2024-03-18 | 7系列FPGA, DDR控制器, 管脚分配