使用 Verilog 在 FPGA 上实现低通滤波器
judy 在 周三, 08/06/2025 - 10:33 提交
在本文中，我们将简要探讨不同类型的滤波器，然后学习如何实现移动平均滤波器并使用 CIC 架构对其进行优化。
Verilog
Verilog的未来在哪里？
judy 在 周一, 03/31/2025 - 10:18 提交
在FPGA的群里，经常会有人讨论以后Verilog会如何发展？HLS和DLS谁会胜出？用Python来写更快还是现在用的相对多一些的Chisel和SpinalHDL？
8点FFT实现的几个重要特性
judy 在 周三, 03/19/2025 - 10:00 提交
前面两篇文章详细介绍了DFT和FFT，今天介绍一下使用Verilog实现8点FFT。
emacs中调用verible lint来检查verilog语法
judy 在 周一, 03/17/2025 - 17:07 提交
本文介绍emacs中调用verible lint来检查verilog语法方法。
你真的会用`timescale吗？
judy 在 周一, 12/02/2024 - 10:15 提交
`timescale指令我相信大家应该都不陌生，或多或少都见过，可能绝大部分人都能运用，但其实这个常用指令用起来还是有一些需要注意的
Verilog语法“+:”和“-:”怎么用?
judy 在 周一, 09/23/2024 - 09:17 提交
Verilog语法+:和-:主要用于位选择，可以让代码更简洁。
基于FPGA的数字信号处理（4）--如何确定Verilog表达式的位宽
judy 在 周五, 09/13/2024 - 09:23 提交
很多时候，Verilog中表达式的位宽都是被隐式确定的，即使你自己设计了位宽，它也是根据规则先确定位宽后，再扩展到你的设计位宽
1分钟快速掌握双向信号(inout信号)
judy 在 周四, 09/12/2024 - 09:31 提交
今天，我们一起来探讨三态门的基本原理、在Verilog中的实现方式。
基于FPGA的数字信号处理（3）--如何确定Verilog表达式的符号
judy 在 周二, 09/10/2024 - 14:58 提交
尽管signed语法的使用能带来很多便利，但同时也给表达式的符号确定带来了更多的不确定性。比如一个有符号数和一个无符号数的加法/乘法结果是有符号数还是无符号数？
Verilog可综合设计与不可综合设计如何区分?
judy 在 周三, 07/24/2024 - 09:37 提交
本文将深入探讨Verilog中的可综合设计与不可综合设计，揭示它们之间的差异，并提供一些建议参考。