文章来源：FPGA技术联盟
1、一般规则
很多时候，Verilog中表达式的位宽都是被隐式确定的，即使你自己设计了位宽，它也是根据规则先确定位宽后，再扩展到你的设计位宽，这常常会导致结果产生意想不到的错误。比如：
结果是这样的：
类似的情况还有很多，为了减少设计出错的可能性，有必要探究一下表达式的位宽确定规则。
Verilog语法规定了如下的确定表达式位宽的规则：
2、自决定表达式
这一类表达式的位宽都是根据表达式自身的位宽和运算结果来决定的。具体规则如下：
2.1、无位宽常数
这种情况它的位宽等同于整数integer，在大多数编译器中，integer的默认位宽都为32位。例如modelsim环境下的测试：
打印结果是32位宽的 “1”：
2.2、给定位宽常数
没什么好说的，位宽就是给定的这个数，比如 4‘d1的位宽就是4。例如：
打印结果：
2.3、运算（1）
i 和 j 做以下运算：+ - * / % & | ^ ^~ ~^ 时，位宽等于 i 和 j 中位宽较大者的位宽。很好理解，这些运算就是常见的 加减乘除取模 与或异或同或 运算。例如4bits数和5bits数相加：
打印结果是5bits：
2.4、运算（2）
对 i 做以下运算： + - ~ 时，位宽等于它本身。也很好理解，就是正负表达和取反，所以位宽肯定不会改变。例如：
打印结果仍是4bits：
2.5、比较
二个数的比较结果只有 是 和 不是，所以位宽只需要1位，例如：=== !== == != > >= < <=。例如：
打印结果是1bit：
2.6、逻辑与、逻辑或
逻辑与&& 和 逻辑或 || 的结果也只有1bit。
打印结果是1bit：
2.7、规约运算（Reduction)
下面这些规约运算的结果只有1位：& ~& | ~| ^ ~^ ^~ !。规约运算就是对数据本身的所有位做同样的对应的运算，例如规约与（该数的所有位相与）：
打印结果是1bit：
2.8、移位和乘方
移位和乘方运算（>> << ** >>> <<<）的结果位宽是该数本身位宽。例如移位：
打印结果是4bits：
乘方运算的结果有可能会溢出，例如：
打印结果是4bits：
3**3的结果原本是27，即1_1011，高位被截断后，成了4bits的1011。
2.9、条件表达式
条件表达式（i ? j : k）的位宽等于 j 和 k 中的位宽较大者。例如：
打印结果是6bits：
尽管c为真，所以该式的结果是a，但是位宽却等于更宽的b，所以结果的高位会补2个0，扩展到6bits。
2.10、拼接
第一种拼接：{i,…,j}，位宽为二者之和。例如：
打印结果是4 + 6 = 10bits：
第二种拼接：{i{j,…,k}}，位宽为二者之和与系数的乘积。例如：
打印结果是2*（4 + 6） = 20bits：
3、上下文决定表达式
上下文决定表达式其实就是各种自决定表达式的集合，所以需要视具体情况而具体分析。看一个例子：
打印结果：
