新闻 | FPGA 开发圈

高效机器人拣选系统：莱迪思FPGA与结构光扫描技术的结合之道

本文介绍了莱迪思FPGA如何赋能系统设计，特别是如何降低系统的BOM成本。通过集成莱迪思的FPGA解决方案，您可以构建一个经济高效的随机拣选系统。

2025-05-30 | 莱迪思, 机器人, 3D扫描

助力快速实现时序收敛——利用 AMD VERSAL™ 自适应 SoC 的设计基线策略

您是否准备将设计迁移到 AMD Versal™ 自适应 SoC？设计基线是一种行之有效的时序收敛方法，可在深入研究复杂的布局布线策略之前，帮您的 RTL 设计奠定坚实的基础

2025-05-30 | 时序收敛, Versal, RTL

基于AD9613与Xilinx MPSoC平台的高速AD/DA案例分享

本文主要介绍基于Xilinx UltraScale+MPSoC XCZU7EV的高速AD采集与高速DA输出案例

2025-05-30 | AD9613, MPSoC, XCZU7EV

AMD收购Enosemi：加速共封装光学布局，重塑AI系统互连新格局

随着生成式 AI 和大模型计算需求持续爆发，传统计算架构面临的挑战不断加剧。2024 年，全球训练一个百亿参数以上的大模型所需的计算资源年均增长超过 3 倍

2025-05-29 | AMD, Enosemi, 共封装光学, AI, 首页推荐

AMD Versal™ AI Engine 编程六步入门

AMD Versal™ AI Engine 是可编程的矢量处理器阵列，非常适合处理计算密集型 DSP 工作负载。

2025-05-29 | AMD, Versal, AI

Agilex™ 3 FPGA 和 SoC FPGA

Agilex™ 3 器件家族可提供更高的性能、集成度和安全性，从而显著优化 FPGA 的功耗和成本。

2025-05-28 | Agilex-3, Altera

助力高校生态建设，紫光同创亮相“第一届国产FPGA教育大会”

近日，“第一届国产FPGA教育大会”在重庆成功举办，紫光同创受邀参会并分享了公司在高校国产FPGA生态建设方面的丰硕成果

2025-05-27 | 紫光同创, 第一届国产FPGA教育大会

中低功耗 FPGA 战局升温：Microchip 与 Lattice 的“性价比较量”

边缘AI、工业自动化、嵌入式视觉等新兴应用，正推动 FPGA 从性能导向迈向功耗与成本并重的新时代

2025-05-26 | Microchip, Lattice, PolarFire, 首页推荐

重新定义机器人技术：高精度自主移动机器人

机器人基于莱迪思Avant™-E FPGA和英伟达公司的Jetson Orin，展示了实时决策和避障功能。它采用先进的传感器融合系统，集成了莱迪思视觉套件、激光雷达和雷达

2025-05-26 | 机器人, 自主移动机器人, Certus-NX

瑞苏盈科双Andromeda XRU50 RFSoC模块架构：构建先进实时频谱监测解决方案

瑞苏盈科推出的基于双Andromeda XRU50 RFSoC模块架构的实时频谱监测解决方案，以 “双芯协同” 为核心，实现了从信号采集到分析的全链路技术突破

2025-05-23 | 瑞苏盈科, Andromeda-XRU50, RFSoC, 实时频谱监测

工业以太网从站控制器DEMO介绍

智多晶工业以太网从站控制器DEMO是基于智多晶SA5Z-50-D0-7F484C FPGA开发，SA5Z-50-D0-7F484C FPGA不仅有丰富的逻辑资源而且内嵌了MCU硬核。

2025-05-22 | 工业以太网, 智多晶

FPGA市场进入新拐点：Microchip降价背后的逻辑与风向

库存压力、AI边缘崛起、市场重构……30%价格调整折射出FPGA产业的深层变化

2025-05-22 | FPGA, Microchip, PolarFire, 首页推荐

Rightware 与 AMD 携手定义下一代沉浸式智能座舱

该参考设计搭载 AMD 汽车平台，采用 AMD 锐龙嵌入式处理器与 AMD Versal™ 自适应 SoC，提供车规级高性能计算能力

2025-05-21 | Rightware, AMD, 智能座舱

Microchip推出成本优化的高性能PolarFire® Core FPGA 和 SoC产品

PolarFire Core 器件价格降低30%，同时保留了经典 PolarFire系列市场领先的能效、安全性和可靠性

2025-05-21 | Microchip, PolarFire, FPGA

燃动湾区！2025紫光同创Workshop火热启航

5月，一年一度的紫光同创Workshop系列活动正式启航，硬核产品发布、干货技术分享及精彩应用案例展示，燃动湾区，为深圳和广州两地开发者带来了一场FPGA技术交流盛宴！

2025-05-20 | 紫光同创, FPGA

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

Versal器件Advanced Flow概览

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。