Visual Designer Studio：可视化与脚本化强强联合，加速 FPGA 开发
judy 在 周四, 12/04/2025 - 14:59 提交
您是否在 FPGA 开发中正面临系统搭建繁琐、重复性工作耗时、跨项目复用困难等挑战？
FPGA开发
FPGA开发的四大基本原则是什么？
judy 在 周五, 10/31/2025 - 09:36 提交
从软件编程转向FPGA设计，最大的挑战并非语法学习，而是思维模式的根本转变。这里分享下FPGA开发的四大基本原则。
传统FPGA开发流程的9大步骤有哪些？
judy 在 周一, 10/27/2025 - 16:12 提交
FPGA 的传统开发流程，通常被称为 “RTL 到比特流” 的设计流程，是 FPGA 开发中最基础、最核心的步骤。整个流程可以分为以下几个主要阶段
Verilog数值表示详解
judy 在 周五, 07/12/2024 - 09:05 提交
FPGA开发中，Verilog的数值表示方式需要理解透彻，今天详细介绍一下Verilog中的数值表示方法。
Vivado使用入门（二）新建或添加设计输入文件
judy 在 周五, 03/29/2024 - 10:03 提交
本文将详细介绍Vivado软件的使用方法，帮助初学者快速掌握AMD FPGA开发
Vivado仿真功能
judy 在 周日, 10/08/2023 - 09:43 提交
本文将介绍vivado中仿真功能的使用
FPGA开发技巧备忘录——如何修改vivado IP源码
judy 在 周三, 12/14/2022 - 17:26 提交
为什么要修改IP核内的源码，说如何之前，先说为什么。
FPGA项目开发之AXI Stream FIFO IP
judy 在 周二, 11/08/2022 - 09:14 提交
Xilinx Vivado中提供了AXI FIFO和AXI virtual FIFO类似IP，这篇文章主要通过实例来讲解这两个IP的使用方法。
FPGA开发中RAM的使用方法以及细节技巧
francis zhang 在 周四, 10/27/2022 - 09:42 提交
说到 FPGA ，不得不提的是存储器，当我们做相关项目时，经常会遇到存储数据的问题
FPGA开发技巧备忘录——Vivado 自动日期版本号
judy 在 周四, 10/13/2022 - 17:15 提交
我们在编译FPGA工程的时候一般需要对版本号的更新，一般来说都会有一个日期或者时间的版本标识