YunSDR通信小课堂-Versal Al Core专题(第45讲)
judy 在 周三, 05/07/2025 - 15:12 提交
AI Engine是一款高度优化的处理器，具有单指令多数据（SIMD）和超长指令字（VLIW）处理器，支持定点和浮点精度。
威视锐
YunSDR通信小课堂-Versal AI Core专题（第43讲）
judy 在 周三, 04/30/2025 - 09:44 提交
本节描述了AI Engine阵列内以及AI Engine Tile和可编程逻辑（PL）之间的数据通信示例。
YunSDR通信小课堂-Versal AI Core专题（第42讲）
judy 在 周二, 04/29/2025 - 10:58 提交
AI Engine内存模块有32 KB的数据内存，分为八个存储体、一个内存接口、DMA和锁。传入和传出方向都有DMA，每个内存模块内都有一个Locks块
YunSDR通信小课堂-Versal AI Core专题（第41讲）
judy 在 周一, 04/28/2025 - 10:09 提交
AMD Versal™自适应SoCs将标量引擎、自适应引擎和AI Engine与领先的内存和接口技术相结合，为任何应用提供强大的异构加速功能
YunSDR通信小课堂（第35讲）
judy 在 周二, 04/15/2025 - 15:02 提交
通过重新检查先前考虑的Vivado工作流，可以突出强调协同设计方法。图11.10说明了Vivado和Vitis生态系统中的这种集成设计方法
YunSDR通信小课堂（第34讲）
judy 在 周四, 04/10/2025 - 09:58 提交
在设计RFSoC PS时，必须选择合适的软件堆栈来满足设计要求。软件栈是一组基本软件，开发人员可以在这些软件的基础上添加他们自己的定制软件
YunSDR通信小课堂（第33讲）
judy 在 周二, 04/08/2025 - 16:12 提交
RFSoC器件分为两个主要的可定制部分，处理系统(PS)和可编程逻辑(PL)。在为RFSoC设计系统时，值得首先考虑的是设计的功能如何在这两个元素之间进行划分
YunSDR通信小课堂（第32讲）
judy 在 周四, 04/03/2025 - 16:25 提交
即使最好的数据转换器中也存在噪声和杂散，因此必须采用策略来减轻它们的影响，如频率规划。
YunSDR通信小课堂（第29讲）
judy 在 周二, 03/18/2025 - 15:01 提交
RF-DAC的数量、配置、结构和功能在不同的RFSoC设备和年代之间有所不同。图9.10突出显示了选定设备的RF-DAC在配置上的差异。
YunSDR通信小课堂（第28讲）
judy 在 周五, 03/14/2025 - 15:05 提交
DAC的作用是将离散时间的数字采样转换为连续时间的模拟信号，通常使用零阶保持(ZOH)技术。该技术可被视为ADC中采样技术的对应项