Verilog语法之generate for、generate if、generate case
judy 在 周四, 12/08/2022 - 15:26 提交
本文一起介绍这3个语句的应用场景和应用方法
Verilog
Verilog中$finish、$stop的使用与区别
judy 在 周二, 10/18/2022 - 10:08 提交
系统任务$finish的作用是退出仿真器，结束仿真过程
Verilog语法之任务Task与函数Function
judy 在 周四, 09/22/2022 - 17:08 提交
与C语言中的函数类似，在Verilog代码中，通过把代码分成小的模块或者使用任务（task）和函数（function）
CityHash分析和Verilog实现（二）
judy 在 周三, 09/21/2022 - 09:57 提交
前面介绍了CityHash32中前3种场景下的算法实现，这里继续介绍最后一种，也是最复杂的一种
CityHash分析及Verilog实现（一）
judy 在 周二, 09/20/2022 - 10:15 提交
Hash是FPGA设计中非常常见的一个功能。它是将一个Mbyte长度的数据通过hash计算变成一个Nbyte长度的数据
如何做好Verilog的代码检视（code review）
judy 在 周四, 09/08/2022 - 11:10 提交
无论是FPGA还是ASIC的开发者，都或多或少地做过代码检视（code review）。
FPGA Base 循环、条件生成语句
judy 在 周三, 07/27/2022 - 10:41 提交
在FPGA编码的时候，如果多使用生成块语句，敲代码的时间大大减少。但是，代码的可读性会更高。
别乱用 FULL_CASE 和 PARALLEL_CASE
judy 在 周二, 07/05/2022 - 10:58 提交
case语句可以说是我们在FPGA开发中使用频率非常高的一条语句。同时，Verilog还提供了语句 casex 和 casez供我们使用。
在设计文件中，如何确定信号是reg型还是wire型？
judy 在 周二, 06/14/2022 - 16:49 提交
当我们使用Verilog时，对于信号定义为reg型还是wire型比较混乱，那么今天我们就来讲一讲如何快速的进行信号定义。
Verilog设计中如何匹配变量的位宽？（$clog2系统函数）
judy 在 周四, 01/13/2022 - 11:36 提交
在FPGA设计中，我们经常需要用寄存器来寄存某些“数量类”的变量，比如FIFO的深度啦、或者计数器的最大值啦；又或者输入输出信号也需要将位宽用parameter参数化以便更好的调用等。