Verilog

随着开源的MCU源代码越来越多，也逐渐的影响着嵌入式系统开发的思路，出现了两种以前不常见的设计思路。第一，原本需要购买一颗MCU芯片的设计，现在直接考虑购买一颗带有MCU硬核的FPGA（如ZYNQ系列FPGA）替代，既有MCU的功能，又有接口可编程的能力，更加的灵活......

Verilog语言和VHDL语言是两种不同的硬件描述语言，但并非所有人都同时精通两种语言，所以在某些时候，需要把Verilog代码转换为VHDL代码。本文以通用的XHDL工具为例对Verilog转换到VHDL过程中存在的问题进行了总结

Verilog HDL (Hardware Description Language) 是一种硬件描述语言，可以在算法级、门级到开关级的多种抽象设计层次上对数字系统建模。它可以描述设计的行为特性、数据流特性、结构组成以及包含响应监控和设计验证方面的时延和波形产生机制

RAM可以通过以下方式初始化：
1，在HDL源代码中指定RAM初始内容；
2，在外部数据文件中指定RAM初始内容。

硬件描述语言（HDL）编码技术让您：
•描述数字逻辑电路中最常见的功能。
•充分利用Xilinx®器件的架构特性。

在Vivado Design Suite中，Vivado综合能够合成多种类型的属性。在大多数情况下，这些属性具有相同的语法和相同的行为。

•如果Vivado综合支持该属性，它将使用该属性，并创建反映已使用属性的逻辑。

•如果工具无法识别指定的属性，则Vivado综合会将属性及其值传递给生成的网表。

<font color="#FF8000">作者：张浩 ，来源：FPGA技术联盟</font>

10. case，casez，casex语句

Verilog定义了case，casez和casex语句，用于做多种情况下的选择语句。

reg [1:0] sel;

reg [2:0] result;

always @(*)

case(sel)

2’b00: result = 3’d0;

2’b01: result = 3’d1;

2’b10: result = 3’d2;

endcase

使用case语句代替嵌套的if-else将会产生更易读的代码，更好的逻辑利用率和更高的性能。

在接触Verilog 语法参考手册的时候，我们发现其提供了一组非常丰富的功能来描述硬件。所以大家往往会疑惑那些Verilog语句是可综合的，那些是只能用于写Testbench的，其实，参考手册中只有一小部分语句是可综合的，但是这一小部分可综合的语法确是我们应用最为频繁的