别乱用 FULL_CASE 和 PARALLEL_CASE
case语句可以说是我们在FPGA开发中使用频率非常高的一条语句。同时，Verilog还提供了语句 casex 和 casez供我们使用。
Verilog
Verilog设计中如何匹配变量的位宽？（$clog2系统函数）
在FPGA设计中，我们经常需要用寄存器来寄存某些“数量类”的变量，比如FIFO的深度啦、或者计数器的最大值啦；又或者输入输出信号也需要将位宽用parameter参数化以便更好的调用等。
Verilog的基础语法
虽然Verilog硬件描述语言有很完整的语法结构和系统，这些语法结构的应用给设计描述带来很多方便。但是Verilog是描述硬件电路的，它是建立在硬件电路的基础上。有些语法结构是不能与实际硬件电弧对应起来的，比如for循环，它是不能映射实际的硬件电路的，因此，Verilog硬件描述语言分为可综合和不可综合语言。
Verilog基础知识
Verilog HDL是一种用于数字系统设计的语言。Verilog HDL既是一种行为描述的语言也是一种结构描述的语言。无论描述电路功能行为的模块或描述元器件或较大部件互联的模块都可以用Verilog语言来建立电路模型。Verilog模型可以是实际电路的不同级别的抽象。
verilog 定位手段
Verilog定位手段能够达到以下效果：方便FPGA版本定位、方便样品测试定位、防止他人将无法定位的故障推脱到自己身上。
verilog语法——case、casex、casez
在rtl仿真中，x和z是两个情况，而在综合时被视为一种情况。因此在需要综合的代码中，是不允许出现x和z的。
高质量的verilog代码是什么样的？
高质量的verilog代码主要包含以下几个要素：可读性、功能、性能、标准化、稳定性、可定位。