FPGA 的数字信号处理：Verilog 实现简单的 FIR 滤波器
judy 在 周二, 06/06/2023 - 09:31 提交
该项目介绍了如何使用 Verilog 实现具有预生成系数的简单 FIR 滤波器。
Verilog
数字计算小技巧——verilog中如何判断一个数是否在某个范围之内
judy 在 周一, 05/29/2023 - 09:34 提交
在数学中，假如要判断一个数x是否在[a,b]内还是一件比较简单的事情
vcs+verdi仿真Verilog代码
judy 在 周一, 05/08/2023 - 14:33 提交
我们以一个简单的加法器为例，来看下如何用vcs+verdi仿真Verilog文件并查看波形
Verilog如何编写一个基础的Testbench
judy 在 周二, 03/21/2023 - 11:00 提交
本文将讲述如何使用Verilog 编写一个基础的测试脚本（testbench）。
Verilog使用always块实现时序逻辑
judy 在 周五, 03/17/2023 - 09:35 提交
这篇文章将讨论 verilog 中一个重要的结构---- always 块（always block）。
Verilog实现组合逻辑电路
judy 在 周三, 03/15/2023 - 09:17 提交
在verilog 中可以实现的数字电路主要分为两类----组合逻辑电路和时序逻辑电路
Verilog 运算符简介
judy 在 周二, 03/07/2023 - 14:30 提交
这篇文章将讨论如何在 verilog 中使用不同的运算符，这些运算符提供了一种在 verilog 设计中处理数字数据的方法
如何编写一个基本的 Verilog Module（模块）
judy 在 周三, 02/22/2023 - 09:51 提交
这篇文章主要介绍了 Verilog 在 FPGA 设计中的概念和使用方法
Verilog语法之`define、`undef
judy 在 周四, 12/15/2022 - 09:12 提交
在日常的编码过程中，常常碰到一个参数会被到处调用的情况，比如时钟的定义和调用
Verilog语法之条件编译指令`ifdef， `ifndef，`else， `elsif， `endif
judy 在 周二, 12/13/2022 - 16:44 提交
Verilog的编译和C语言的编译二者自然不可同日而语，具体到FPGA的开发