Verilog

状态机是许多数字系统的核心部件，是一类重要的时序逻辑电路。通常包括三个部分：一是下一个状态的逻辑电路，二是存储状态机当前状态的时序逻辑电路，三是输出组合逻辑电路。

在 SystemVerilog 中，联合只是信号，可通过不同名称和纵横比来加以引用。其工作方式为通过 typedef 来声明联合，并提供不同标识符用于引用此联合。 这些标识符称为“字段”。

对于VerilogHDL语言中，经常在always模块中，面临两种赋值方式：阻塞赋值和非阻塞赋值。对于初学者，往往非常迷惑这两种赋值方式的用法，本章节主要介绍这两种文章的用法。其实，有时候概念稍微不清楚，Bug就会找到我们，本文扫清阻塞赋值和非阻塞赋值所有的障碍。

在数字电路中，出于应用的需要，我们可以使用无符号数，即包括0及整数的集合；也可以使用有符号数，即包括0和正负数的集合。在更加复杂的系统中，也许这两种类型的数，我们都会用到。

在FPGA调试过程中，除了逻辑代码本身的质量之外，FPGA板子上PCB走线、接插件质量等因素的影响也非常重要。在刚上板调试不顺利的时候，不妨拿示波器看一下信号的质量，比如时钟信号的质量、差分信号的质量、高速串行信号的质量等等

VGA全称是Video Graphics Array，即视频图形阵列，是一个使用模拟信号进行视频传输的标准。分辨率高，显示速度快。