Verilog语法“+:”和“-:”怎么用?

文章来源:FPGA入门到精通

Verilog语法+:和-:主要用于位选择,可以让代码更简洁。

一、位选择基础

在Verilog中,位选择可以通过直接索引来实现,例如:

reg [7:0] data;

wire select_a;

wire [2:0] select_b;

assign select_a = data[3];

assign select_b = data[2:0];

二、+: 和 -: 语法的基本概念
在 Verilog 语法中,“+:”和“-:”主要用于进行位选择操作,它们允许我们基于一个基址动态地选择一段连续的位。

其语法形式为: 

reg(base_expr+:width_expr)  

或 reg(base_expr-:width_expr) 。

其中base_expr  表示基址, width_expr  表示位宽。

注意:基址base_expr  可以是变量,但位宽  width_expr  必须是常量。

+: 操作符用于从基址开始,向上(即向更高位)选择指定宽度的位。

reg [7:0] data;
wire [3:0] select;
assign select = data[4+:4];

//等效于assign select = data[7:4];

-: 操作符则用于从基址开始,向下(即向更低位)选择指定宽度的位。

reg [7:0] data;
wire [3:0] select;
assign select = data[7-:4];

//等效于assign select = data[7:4];

三、大端序和小端序下的差异

1、大端序(高位在前)
在大端序模式下,位向量的高位在左边,低位在右边,这是我们常用的方式。

例如, reg[15:0] big_value。

big_value[0+:8] 等价于  big_value[7:0] 。

2、小端序(低位在前)
与大端序相反,小端序模式下低位在左边,高位在右边。

例如  reg [0:31] little_value

little_value[0+:8] 等价于  little_value[0:7]

little_value[7-:8]  等价于  little_value[0:7])

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