IP核

如何在 Vivado 中使用 PLL IP 核生成多路时钟

judy 在 周一, 09/29/2025 - 10:05 提交

本文介绍如何在 Verilog 代码中例化 PLL IP 核，编写 Verilog 仿真测试平台（Testbench），最后通过 JTAG 将设计烧录到实际的开发板。

FPGA Vivado调用IP核详细操作步骤

judy 在 周一, 05/12/2025 - 09:51 提交

今天给大侠带来Vivado调用IP核详细操作步骤，手把手教学，请往下看。话不多说，上货。

使用 Vitis Model Composer 生成 FPGA IP 核

judy 在 周一, 04/14/2025 - 15:02 提交

今天的教程提供了创建自定义 IP 的分步指南，从算法开发到准备 IP 生成的模型，包括资源和时序分析，最后将其添加到 Vivado IP 目录。

ALINX 发布 ISP 图像信号处理 IP 核

judy 在 周五, 03/07/2025 - 09:38 提交

ISP IP Core通过APB总线用于控制寄存器，支持UltraScale+/Zyn UltraScale+ 系列FPGA器件

ALINX 发布 NVMe SPCIe FPGA IP 核

judy 在 周三, 02/19/2025 - 15:53 提交

带有PCle软核IP的NVMe主机控制器，实现不依靠CPU访问外置内存NVMe SSD

使用 IP 核和开源库减少 FPGA 设计周期

judy 在 周一, 01/06/2025 - 16:27 提交

很多FPGA厂商都在自己EDA工具里嵌入IP减少FPGA项目的开发周期，使用 IP 是一种有助于实现按时、高质量且经济高效的项目交付的方法

ALINX 发布 100G 以太网 UDP/IP 协议栈 IP 核

judy 在 周五, 01/03/2025 - 15:12 提交

基于AMD 100G以太网MAC IP开发，MTU支持高达9000Bytes数据传输，标准AXI4-Stream接口

xilinx原语及bank简介

judy 在 周四, 11/07/2024 - 10:45 提交

本文最初是介绍IDDR的，但在介绍IDDR这些原语之前，还需要了解一下7系列FPGA bank的分类和区别

ALINX 推出全新 IP 核产品线，覆盖 TCP/UDP/NVMe AXI IP 核

judy 在 周三, 10/30/2024 - 09:41 提交

ALINX 发布的 10GbE TCP/IP 协议栈 IP 核，能够实现符合 IEEE802.3 标准的完整协议栈，支持高达 9000 字节的 MTU

Xilinx 7系列FPGA PCI Express IP核简介

judy 在 周三, 10/23/2024 - 14:58 提交

Xilinx®7系列FPGA集成了新一代PCI Express集成块，支持8.0Gb/s数据速率的PCI Express 3.0。本文介绍了7系列FPGA PCIe Gen3的应用接口及一些特性。