RAM IP核简介及实验
judy 在 周二, 08/16/2022 - 10:26 提交
一片RAM中分为许多小格，每一片容量为36k，根据设定的位宽决定了这片RAM可以存放分为几格
IP核
Vivado的DDS IP核使用以及混频操作
judy 在 周二, 08/09/2022 - 10:13 提交
本实验要完成利用vivado中的DDS IP核对两个正弦波进行混频，实现数字下变频或者上变频。
从底层结构开始学习FPGA----FIFO IP核及其关键参数介绍
judy 在 周四, 07/14/2022 - 16:04 提交
本文对xilinx FIFO IP的参数做详细解读
从底层结构开始学习FPGA----Xilinx ROM IP的定制与测试
judy 在 周五, 07/08/2022 - 10:33 提交
本文介绍一种在FPGA开发中非常常用的存储类 IP 核——ROM 的使用方法。
从底层结构开始学习FPGA----RAM IP的定制与测试
judy 在 周三, 07/06/2022 - 09:55 提交
本文将对RAM IP核的各个关键因素做详细的讲解。
快速上手Xilinx DDR3 IP核（4）——把MIG IP核封装成一个FIFO（下）（Native接口）
judy 在 周四, 03/10/2022 - 09:45 提交
本文将把Xilinx的MIG IP核DDR3的Native接口进行二次封装，将其封装成一个类似FIFO的接口，使其应用起来更加方便简单。
快速上手Xilinx DDR3 IP核（3）——把MIG IP核封装成一个FIFO（上）（Native接口）
judy 在 周三, 03/02/2022 - 11:29 提交
本文将把Xilinx的MIG IP核DDR3的Native接口进行二次封装，将其封装成一个类似FIFO的接口，使其应用起来更加方便简单。
快速上手Xilinx DDR3 IP核（2）——MIG IP核的官方例程与读写测试模块（Native接口）
judy 在 周五, 02/25/2022 - 09:20 提交
在我心中，Xilinx是一家完美的公司，技术生态支持实在是做的太好了。Xilinx也知道我们不会用DDR3，所以提供了一个example design给你学习，怎么样？惊不惊喜？意不意外？
基于Vitis JESD204B官方IP核的调试
judy 在 周二, 02/22/2022 - 16:36 提交
系统主要采用官方JESD_PHY（免费），JESD_RX(评估版)，JESD_TX（评估版）三个IP核做测试，采用自发自收，外部GT引脚回环方式。其中，PHY采用4个LANE接收和发送数据，一般线速率为参考时钟的40倍
快速上手Xilinx DDR3 IP核（1）——MIG IP核的介绍及配置（Native接口）
judy 在 周二, 02/22/2022 - 09:56 提交
DDR3 SDRAM 简称 DDR3，是当今较为常见的一种储存器，在计算机及嵌入式产品中得到广泛应用， 特别是应用在涉及到大量数据交互的场合