IP核

在开发PL时一般都会用到分频或倍频，对晶振产生的时钟进行分频或倍频处理，产生系统时钟和复位信号，下面就介绍一下在vivado2017.3中进行PL开发时调用IP的方法。

首先打开vivado2017.3新建一个RTL项目。

<font color="#FF8000">作者： 做但不能忘思考，FPGA2嵌入式</font>

当我们使用一种新的IP核的时候，遇到的最大问题是：以前根本没有接触过的新东西，我们会感到恐惧，不知道如何下手。比如，SelectIO该怎么来实现LVDS的功能：

Step1，我们新加一个接收的SelectIO的IP核，界面如下图：
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/article/201811/13902-407…; alt="" width="670"></center>

<font color="#FF8000">作者：浅搁 FPGA2嵌入式</font>

<strong>1. 前言</strong>

IP核这个东西相信很多人都不陌生吧，不管是哪个FPGA厂家，都会有自己的一些现成IP核供用户使用，从而节省设计的开发时间。在一个设计中，个人觉得将模块变成一个个直观的图形界面更有助于理清思路，增强整个设计的逻辑性。以前用过Microsemi的开发平台，觉得挺人性化的，你写完代码后，直接把.v文件拉到画布中，文件便会以图形模块的形式显示出来，然后拖动鼠标便可以把两个模块的对应引脚连接起来，十分方便直观。

<strong>2. Vivado中的IP核封装</strong>

在Vivado平台中，我一直想寻找看看有没有这种形式，最终发现并没有~~。不过Vivado也提供了类似的方式，你首先要把.v文件封装成IP，然后才能放到画布中调用，虽然过程有点繁琐，不过有总比没有好呀~~

IP核的封装其实也不会很难，前提是你得把.v文件先准备好，如果连代码都没有还扯啥犊子哟。

<font color="#FF8000">作者：OpenSLee</font>

<strong>1 背景知识</strong>

IP(Intellectual Property)在嵌入式FPGA设计中，指的是某些设计好的模块，分为软件模块和硬件模块。这些模块，一般都是已经测试好，所有功能完善的，由一些用户自己设计的。有些模块是免费的，也有收费的模块。所有用户都可以将这些IP核(IP Core)导入到自己的工程中，同样，所有用户也都可以定制自己的IP核。

将一些在数字电路中常用但比较复杂的功能块，如FIR滤波器，SDRAM控制器，PCI接口等等设计成可修改参数的模块，让其他用户可以直接调用这些模块，这样就大大减轻了工程师的负担，避免重复劳动。随着CPLD/FPGA的规模越来越大，设计越来越复杂，使用IP核是一个发展趋势。理想地，一个知识产权核应该是完全易操作的--也就是说，易于插入任何一个卖主的技术或者设计方法。通用异步接发报机（UARTs）、中央处理器（CPUs）、以太网控制器和PCI接口（周边元件扩展接口）等都是知识产权核的具体例子。