在开发PL时一般都会用到分频或倍频,对晶振产生的时钟进行分频或倍频处理,产生系统时钟和复位信号,下面就介绍一下在vivado2017.3中进行PL开发时调用IP的方法。
首先打开vivado2017.3新建一个RTL项目。
点击Flow navigator的IP Catalog 选项,如下图所示:
![](http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13956-41094-01.png)
![](http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13956-41095-02.png)
在搜索框中输入clock;
如图;依次展开,找到clockingwizard;双击
![](http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13956-41096-03.png)
出现如下提示
![](http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13956-41097-04.png)
点击generate 进入配置界面
选用PLL(锁相环)
![](http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13956-41098-05.png)
下拉;设置输入时钟
![](http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13956-41099-06.png)
然后点击第二项output Clock设置输出,这里用两个输出,一个倍频,一个分频
![](http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13956-41100-07.png)
之后OK;在source栏 IP source可看到加入了clk_wiz_0;
双击打开clk_wiz_0.veo可查看调用模板。如图所示;
![](http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13956-41101-08.png)
现在就可以调用了,编写仿真测试文件
![](http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13956-41102-09.png)
![](http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13956-41103-10.png)
仿真如图,可以看到两个输出分别为100hz,25hz。
![](http://xilinx.eetrend.com/files-eetrend-xilinx/blog/201812/13956-41104-11.png)
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作者:lance_zliang
来源:CSDN
原文: https://blog.csdn.net/lance_zliang/article/details/79783016