IP核

AXI接口 DDR IP核使用技巧——DDR接口专栏(四)

本文向大家介绍一种更简单快捷的读写DDR数据方法

手把手教你打包一个自己的Vivado IP核

模块复用是逻辑设计人员必须掌握的一个基本功,通过将成熟模块打包成IP核

MIG IP核的使用——DDR接口专栏(二)

本文将向大家介绍Xilinx FPGA下的MIG IP核使用方法

Xilinx FPGA DDR3设计(三)DDR3 IP核详解及读写测试

本文我们介绍下Xilinx DDR3 IP核的重要架构、IP核信号管脚定义、读写操作时序

自定义AXI IP核实验——FPGA Vitis篇

本实验将为大家介绍如何在Vivado中构建 AXI总线类型的IP核

40G/50G High Speed Ethernet 子系统 v3.2 产品指南

使用物理编码子层 (PCS) 或独立 PCS 实现 40G 或 50G 以太网媒体访问控制器 (MAC)。

多Aurora IP核的设计开发

本文重点说明一下同一工程下多Aurora IP核如何配置使用

Xilinx FFT IP使用总结

本文将Xilinx FFT IP核的使用方法及注意事项总结如下

Vivado IP核Global 和 out of context per IP两种综合方式区别

在用vivado 生成IP核时,有两种综合方式:Global和out of context per IP。

FPGA处理浮点数

通过阅读IP手册可以知道,该IP支持的很多种浮点数计算,今天主要介绍最简单的加法操作