从算法到部署：Enclustra如何用DSP+FPGA/SoC专长，实现功耗与成本双优化？
judy 在 周五, 02/27/2026 - 09:26 提交
我们将与您深入探讨各类实现方案（滤波架构、数值格式等）及其权衡取舍，确保所有决策均有充分依据，避免项目后期出现遗憾。
DSP
智多晶DSP IP介绍
judy 在 周四, 02/26/2026 - 09:46 提交
在现代异构计算架构中，FPGA的可编程逻辑阵列以其高度灵活性著称。但仅靠查找表（LUT）和触发器构成的标准逻辑单元处理复杂算法时
易灵思FPGA DSP源语使用方法
judy 在 周三, 12/03/2025 - 15:56 提交
本文将重点解析易灵思 FPGA 中的 DSP 原语结构、功能特性及其在实际设计中的使用方法，帮助读者理解如何借助这些硬件资源构建高效的信号处理系统。
采用 AMD Versal 自适应 SoC 加速 DSP 工作负载
judy 在 周三, 08/13/2025 - 09:50 提交
全面加速要求苛刻的高性能 DSP 应用，从容应对新一代 DSP 工作负载。
AMD Vitis™ 统一软件平台 2025.1 现已推出
judy 在 周五, 06/20/2025 - 09:54 提交
全新 AMD Vitis™ 统一软件平台 2025.1 版正式上线！此最新版本为使用 AMD Versal™ AI 引擎的高性能 DSP 应用提供了改进后的设计环境。
利用 LSB 纠正技巧对中点值进行收敛舍入的用例
judy 在 周日, 04/27/2025 - 17:22 提交
本文包含一个设计示例，该示例使用 DSP58 将中点值收敛舍入到最近的偶数和奇数。
FPGA DSP：Vivado 中带有 DDS 的 FIR 滤波器
judy 在 周二, 02/18/2025 - 09:45 提交
YunSDR通信小课堂(第12讲)
judy 在 周五, 01/10/2025 - 15:10 提交
从时域到频域的转换的简单描述如图3.14所示。离散傅里叶变换（DFT）通常以更有效的形式实现为快速傅里叶变换（FFT）
YunSDR通信小课堂(第11讲)
judy 在 周四, 01/09/2025 - 09:51 提交
当信号被量化时，在ADC的每个采样时刻获得的幅度值被映射到一组离散的可能幅度电平中的一个。因此，在采样和量化过程的输出端
YunSDR通信小课堂(第10讲)
judy 在 周二, 01/07/2025 - 10:09 提交
将模拟信号转换为数字等效信号时发生的两个过程分别是采样和量化。可以将采样视为将信号的时间轴转换为一组离散时刻