如何从代码层面降低布线拥塞（三）？
judy 在 周一, 05/18/2026 - 14:59 提交
不合理的模块划分，会导致工具无法有效规划布局，引发逻辑过度集中，或者跨区域的长布线。
FPGA布线
如何从代码层面降低布线拥塞（一）？
judy 在 周五, 05/15/2026 - 09:59 提交
FPGA工具层面的设置只是临时缓解拥塞的手段，而代码层面的优化是从根源上减少互连需求，彻底解决拥塞问题，同时不会牺牲设计的性能。这里分享一些代码优化方法。
如何利用Vivado 识别布线拥塞？
judy 在 周三, 05/13/2026 - 16:07 提交
Vivado 提供了多种工具来识别拥塞的位置、类型和严重程度，今天来聊一聊这些方法。
FPGA开发中布线拥塞是什么？
judy 在 周一, 05/11/2026 - 09:55 提交
FPGA布线拥塞是指在FPGA布局布线阶段，设计所需的信号连接需求超过了芯片内部特定区域的物理布线资源容量，导致信号线无法按最优路径连接，甚至完全无法布通的现象。
FPGA布线拥塞主要原因及解决方法
judy 在 周一, 08/22/2022 - 10:00 提交
在FPGA开发设计中，我们可能会经历由于资源占用过高的情况，例如BRAM、LUT和URAM等关键资源利用率达到或超过80%