Vivado仿真

Vivado仿真功能

judy 在 周日, 10/08/2023 - 09:43 提交

本文将介绍vivado中仿真功能的使用

与 Vivado 设计套件联用的支持性第三方仿真器汇总

judy 在 周一, 11/02/2020 - 14:18 提交

本文列出了能够与 Vivado 设计套件联用的支持性第三方仿真器。

Vivado ROM仿真教程

judy 在 周五, 07/24/2020 - 09:37 提交

本例程主要使用Vivado 调用ROM IP核，用含有正弦曲线的.coe文件初始化ROM，最终通过仿真实现波形的显示。

Vivado联合modelsim仿真

judy 在 周五, 07/03/2020 - 09:42 提交

之前有分享过《modelsim se 2019.2安装教程》及《vivado2018 中使用modelsim联合仿真》，今天就带来Vivado与Modesim联合仿真的一些注意点

Vivado2018 中使用modelsim联合仿真

judy 在 周三, 06/10/2020 - 09:28 提交

vivado 中使用modelsim联合仿真

AXI 基础第3 讲——使用AXI VIP 对 AXI4-Lite 主 (Master) 接口进行仿真

judy 在 周五, 04/03/2020 - 17:31 提交

在这篇新博文中，我们来聊一聊如何将 AXI VIP 添加到 Vivado 工程中，并对 AXI4-Lite 接口进行仿真。随后，我们将在仿真波形窗口中讲解用于AXI4-Lite 传输事务的信号。

摆脱Vivado单独建仿真环境的终极解决方案

judy 在 周四, 06/27/2019 - 15:38 提交

本文从最原始文件搭建仿真环境的思路出发，尝试着研究脱离Vivado单独建仿真环境的过程中都会遇到什么问题，采用什么样的方法比较容易解决，笔者试了好几个工程，总结出一套相对完善的解决思路，来分享给大家。

Vivado中几种仿真模式比较

judy 在 周一, 04/01/2019 - 09:32 提交

数字电路设计中一般包括3个大的阶段：源代码输入、综合和实现，而电路仿真的切入点也基本与这些阶段相吻合，根据适用的设计阶段的不同仿真可以分为RTL行为级仿真、综合后门级功能仿真和时序仿真。这种仿真轮廓的模型不仅适合FPGA/CPLD设计，同样适合IC设计

Vivado 2017调用Modelsim仿真

judy 在 周四, 03/21/2019 - 14:25 提交

Vivado是Xilinx公司的FPGA开发工具，熟悉Xilinx的工程师应该对ISE比较不陌生，但是随着时代的发展，FPGA芯片进步很快，Xilinx也已经宣布不再对ISE进行更新，这就意味着Vivado将在以后的发展中逐渐取代ISE，所以掌握好Vivavo的使用，是一个FPGA工程师必备的技能。今天的文章主要是讲解怎么调用Modelsim进行仿真

Vivado FFT9.0仿真验证

匿名 在 周二, 01/29/2019 - 09:45 提交

在网上看了很多的介绍，基本都是一样的，但是根据这些博客，自己验证了下发现结果和matlab中不一样。

1.配置IP核

用vivado17.2 IP版本为9.0，配置首先配置最大长度为64，时钟为100MHz，将长度可以改变选中，如下图所示：

进一步的配置，设置数据为整型，未缩放，输入16bit，输出自然顺序（不然虚部不方便验证）。

第三页默认