亚稳态到底是什么?它真的有那么可怕吗? 由 judy 提交于 周三, 4 二月 2026 - 10:09 阅读更多 关于 亚稳态到底是什么?它真的有那么可怕吗? 如果你做过跨时钟域设计,那“亚稳态”这三个字一定不陌生。但奇怪的是:教科书里把它说得非常吓人
FPGA项目开发之同步信号和亚稳态 由 judy 提交于 周三, 1 十一月 2023 - 09:33 阅读更多 关于 FPGA项目开发之同步信号和亚稳态 让我们从触发器开始,所有触发器都有一个围绕活动时钟沿的建立
FPGA设计拦路虎之亚稳态度决定一切(面试必问) 由 judy 提交于 周一, 14 八月 2023 - 17:19 阅读更多 关于 FPGA设计拦路虎之亚稳态度决定一切(面试必问) 面试必问题目,先记几个结论
FPGA项目开发之同步信号和亚稳态 由 judy 提交于 周三, 19 十月 2022 - 10:08 阅读更多 关于 FPGA项目开发之同步信号和亚稳态 让我们从触发器开始,所有触发器都有一个围绕活动时钟沿的建立(setup time)和保持窗口(hold time)
FPGA中亚稳态——让你无处可逃 demi / 周二, 5 十一月 2019 - 17:42 在FPGA系统中,如果数据传输中不满足触发器的Tsu和Th不满足,或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间(recovery time)不满足,就可能产生亚稳态,此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态,在这段时间里Q端在0和1之间处于振荡状态,而不是等于数据输入端D的值。 阅读更多 关于 FPGA中亚稳态——让你无处可逃登录 发表评论