FPGA项目开发之同步信号和亚稳态
judy 在 周三, 11/01/2023 - 09:33 提交
让我们从触发器开始，所有触发器都有一个围绕活动时钟沿的建立
亚稳态
FPGA设计拦路虎之亚稳态度决定一切（面试必问）
judy 在 周一, 08/14/2023 - 17:19 提交
面试必问题目，先记几个结论
FPGA项目开发之同步信号和亚稳态
judy 在 周三, 10/19/2022 - 10:08 提交
让我们从触发器开始，所有触发器都有一个围绕活动时钟沿的建立（setup time）和保持窗口（hold time）
FPGA中亚稳态——让你无处可逃
demi 在 周二, 11/05/2019 - 17:42 提交
在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端在0和1之间处于振荡状态，而不是等于数据输入端D的值。