用 Python 写 FPGA IP！—— MyHDL 自定义中断生成器实践 judy 在 周四, 03/12/2026 - 09:57 提交 使用 Python/MyHDL 创建自定义 FPGA IP，与 Vivado 集成，并通过 PYNQ 进行控制——实现软件上的简单硬件设计。
