助力快速实现时序收敛——利用 AMD VERSAL™ 自适应 SoC 的设计基线策略
judy 在 周五, 05/30/2025 - 10:07 提交
您是否准备将设计迁移到 AMD Versal™ 自适应 SoC？设计基线是一种行之有效的时序收敛方法，可在深入研究复杂的布局布线策略之前，帮您的 RTL 设计奠定坚实的基础
时序收敛
Vivado 设计套件用户指南：设计分析与收敛技巧
judy 在 周三, 02/19/2025 - 10:13 提交
本文档涵盖了如何驱动 AMD Vivado™ Design Suite 来分析和改善您的设计
如何编写 RTL 实现时序收敛
judy 在 周三, 01/08/2025 - 09:56 提交
实现时序收敛的关键要素之一是确保我们编写出能够充分利用设备架构特性和实现工具功能的优质代码。让我们来看看可以帮助我们提供更好质量代码的几个方面。
用IDR流程辅助实现时序收敛
judy 在 周二, 11/05/2024 - 17:12 提交
IDR的全称是Intelligent Design Runs，在阐述what和how之前，我们先来了解一下why，即在Vivado工具中引入这个流程的背景和目的
UltraFast 设计方法时序收敛快捷参考指南
judy 在 周三, 05/22/2024 - 09:58 提交
本快捷参考指南用于根据《适用于 FPGA 和 SoC 的 UltraFast 设计方法指南》(UG949) 中的建议快速完成时序收敛
RQS 设计收敛建议 ID RQS_CLOCK-12
judy 在 周二, 06/13/2023 - 11:40 提交
本文聊聊“RQS_CLOCK-12”时钟设置建议以及它如何帮助达成时序收敛
FPGA问答系列--clock skew是影响时序收敛吗？
judy 在 周一, 06/12/2023 - 09:52 提交
对于发送时钟和接收时钟是同一时钟的单周期路径，时钟抖动对建立时间有负面影
IDR（智能设计运行）：基于机器学习的时序收敛助手
judy 在 周一, 06/05/2023 - 10:47 提交
本视频将讨论如何在设计中使用此功能，并阐述其工作原理。
时序收敛技巧之寄存器复制
judy 在 周日, 01/29/2023 - 15:42 提交
在设计中的关键路径发现某个寄存器具有高扇出和高延迟时，使用寄存器复制是个不错的实现时序收敛的方法
基于Xilinx的时序分析与约束（1）——什么是时序分析？什么是时序约束？什么又是时序收敛？
judy 在 周三, 07/27/2022 - 11:51 提交
这个专栏，我会从时序分析、时序约束和时序收敛3个方面来一起学习基于Xilinx FPGA和Vivado开发平台的FPGA时序相关内容。