用IDR流程辅助实现时序收敛
judy 在 周二, 11/05/2024 - 17:12 提交
IDR的全称是Intelligent Design Runs，在阐述what和how之前，我们先来了解一下why，即在Vivado工具中引入这个流程的背景和目的
时序收敛
UltraFast 设计方法时序收敛快捷参考指南
judy 在 周三, 05/22/2024 - 09:58 提交
本快捷参考指南用于根据《适用于 FPGA 和 SoC 的 UltraFast 设计方法指南》(UG949) 中的建议快速完成时序收敛
RQS 设计收敛建议 ID RQS_CLOCK-12
judy 在 周二, 06/13/2023 - 11:40 提交
本文聊聊“RQS_CLOCK-12”时钟设置建议以及它如何帮助达成时序收敛
FPGA问答系列--clock skew是影响时序收敛吗？
judy 在 周一, 06/12/2023 - 09:52 提交
对于发送时钟和接收时钟是同一时钟的单周期路径，时钟抖动对建立时间有负面影
IDR（智能设计运行）：基于机器学习的时序收敛助手
judy 在 周一, 06/05/2023 - 10:47 提交
本视频将讨论如何在设计中使用此功能，并阐述其工作原理。
时序收敛技巧之寄存器复制
judy 在 周日, 01/29/2023 - 15:42 提交
在设计中的关键路径发现某个寄存器具有高扇出和高延迟时，使用寄存器复制是个不错的实现时序收敛的方法
基于Xilinx的时序分析与约束（1）——什么是时序分析？什么是时序约束？什么又是时序收敛？
judy 在 周三, 07/27/2022 - 11:51 提交
这个专栏，我会从时序分析、时序约束和时序收敛3个方面来一起学习基于Xilinx FPGA和Vivado开发平台的FPGA时序相关内容。
UltraFast 设计方法时序收敛参考指南
judy 在 周三, 11/03/2021 - 10:06 提交
《UltraFast 设计方法时序收敛快捷参考指南》提供了以下分步骤流程， 用于根据《UltraFast设计方法指南》（ UG949 ）中的建议快速完成时序收敛：
Vivado时序收敛技术（二） 时序违例的根本原因及解决方法
judy 在 周五, 10/08/2021 - 09:58 提交
本文整理自Xilinx公开课：Vivado时序收敛技术。有些知识在公开课中讲的并不是很细，因此我又对齐进行了整理，分为了几篇文章。
Vivado时序收敛技术（一） Baseline基础理论
judy 在 周二, 09/28/2021 - 09:57 提交
本文整理自Xilinx公开课：Vivado时序收敛技术。有些知识在公开课中讲的并不是很细，因此我又对齐进行了整理，分为了几篇文章。