本文选自《UltraFast 设计方法时序收敛快捷参考指南》。由于篇幅有限，仅选取部分内容分享。如果您希望获取完整版文档，请至文末扫描二维码下载。
本快捷参考指南用于根据《适用于 FPGA 和 SoC 的 UltraFast 设计方法指南》(UG949) 中的建议快速完成时序收敛：
初始设计检查：在实现设计前审核资源利用率、逻辑层次和时序约束。
时序基线设定：在每个实现步骤后检查并解决时序违例，从而帮助布线后收敛时序。
时序违例解决：识别建立时间违例或保持时间违例的根源，并解决时序违例。
QoR 评估报告
您可使用结果质量 (QoR) 评估报告来快速复查设计。此报告会将关键设计指标和约束指标与准则中所述限制进行比对。与准则不符的指标都会被标记为 REVIEW。此报告包括下列部分：
设计特性
方法检查
根据目标 Fmax 进行保守的逻辑层次评估
在 AMD Vivado® 工具中，您可按如下所述方式运行此报告：
report_qor_assessment
QoR 建议报告
在 Vivado 工具中，在实现阶段会调用 report_qor_suggestions。此报告用于分析设计、提供建议，在某些情况下会自动应用建议。
Vitis 环境中的报告
在 AMD Vitis™ 环境中，在编译流程期间使用 v++ –R 1 或 v++ –R 2 来调用 report_qor_assessment
初始设计检查流程
提示：通过使用 Intelligent Design Run (IDR) 即可在实现期间自动解决大部分时序收敛难题。IDR 属于特殊类型的实现运行，能够有效利用 report_qor_suggestions、基于 ML 的策略预测以及增量编译。欲知详情，请参阅 UG949 中的“使用智能设计运行”。
初始设计检查介绍
虽然在 AMD 器件上实现设计是一个自动化程度相当高的任务，但要实现更高的性能并解决因时序或布线违例所带来的编译问题，则是一项复杂且耗时的工作。仅根据简单的日志消息或由工具生成的实现后时序报告可能难以明确失败原因。因此有必要采用按步骤进行设计开发和编译的方法，包括复查中间结果以确保设计能继续执行下一个实现步骤。
第一步是确保所有的初始设计检查都已经完成。在下列层次复查检查结果： 由定制 RTL 构成或者由 Vivado HLS 生成的每个内核 注意：检查目标时钟频率约束是否现实。 与子系统逐一对应的每个主要层级，例如有多个内核、IP 块和连接逻辑的 Vivado IP integrator 模块框图 包括所有主要功能和层级、I/O 接口、完整时钟电路、物理约束和时序约束的完整设计 如果设计使用布局规划约束，如超级逻辑区域 (SLR) 分配或分配给 Pblock 的逻辑，请复查每项物理约束的估算的资源利用率，确保符合资源利用率准则。运行 report_qor_assessment 时，会自动检查 SLR 和 Pblock 违例。如未报告任何违例，则表示设计在可接受的限制范围内。
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