亚科鸿禹

随着集成电路设计迈入超大规模时代，芯片规模已从早期小规模集成电路的数千门级，跃升至当前先进制程下的数十亿门级。

通过“编译优化+调试赋能”的协同设计，工具提供了从设计输入到硬件验证的全流程，避免多工具切换导致的效率损耗。

本次大会亚科鸿禹着重聚焦公司全新一代FPGA原型验证平台VeriTiger®-PT100S，为您全面介绍平台性能、洞察全新产品架构、共同探讨原型验证

FPGA虚拟原型是利用FPGA构建的一种虚拟的系统模型，它可以在芯粒系统设计的早期阶段，在没有物理芯粒的情况下，对芯粒系统进行功能和性能的模拟验证

无锡亚科鸿禹电子有限公司宣布正式加入甲辰计划，加速推动国产RISC-V生态建设与产业创新

HyperSemu2.0为用户提供近2亿门验证容量和稳定高效的系统运行，满足更前沿数字设计更多维验证场景的应用需求。

VeriTiger®-OV19P单系统提供 8颗灵活配置的Xilinx XCVU19P FPGA，提供100多种配套子卡资源

VeriTiger-V19P系列基于当前业界单颗芯片最高逻辑密度和最大I/O数量的Xilinx VU19P FPGA，提供VeriTiger-V19P（单片VU19P）、VeriTiger-DV19P（双片VU19P）、VeriTiger-QV19P（四片VU19P）三种硬件形态

SmartDV™ Technologies宣布已于近日通过Xilinx官方审核，成为其Partner Program计划的一员。通过该计划，SmartDV Technologies 可以为Xilinx用户提供性能优越的各种Design IP产品。