Vivado每次的编译结果是一样的吗？
judy 在 周二, 06/11/2024 - 09:39 提交
很多FPGA工程师都有这种困惑，Vivado每次编译的结果都一样吗？
Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。
Vivado
Vivado中的时序分析的两个常用指令
judy 在 周二, 05/28/2024 - 09:49 提交
综合后，执行report_qor_assessment，该命令可对设计进行整体的评估，并给出一个分数，以表征时序收敛问题的严重程度
一文快速掌握Vivado下使用Modelsim（测试源码可下载）
judy 在 周六, 05/11/2024 - 09:32 提交
通过阅读本文，可以快速掌握Modelsim的常用调试操作。
Vivado编译常见错误合集（一）
judy 在 周五, 05/10/2024 - 15:59 提交
本文对Vivado编译时常见的错误或者关键警告做一些梳理汇总，便于日后归纳总结。
FPGA Vivado调用IP核详细操作步骤
judy 在 周四, 05/09/2024 - 09:43 提交
今天给大侠带来Vivado调用IP核详细操作步骤，手把手教学，请往下看
Vivado中文注释乱码问题如何解决？
judy 在 周二, 05/07/2024 - 09:51 提交
在使用Vivado进行FPGA设计时，大家是否会遇到中文注释显示乱码的问题，而且在乱码时修改代码，导致文件注释更乱了，且恢复不了，那么如何解决呢？
如何在Vivado中使用多个仿真集？
judy 在 周二, 04/30/2024 - 09:58 提交
Vivado 具有一个功能特性，能够将这些文件便利地排列组合为多个可轻松访问的不同仿真集。本文描述了如何在 Vivado 中使用多个仿真集。
如何在RTL代码中利用外部文件初始化RAM内容
judy 在 周一, 04/29/2024 - 16:31 提交
本文主要讨论一下如何在外部数据文件中指定RAM 初始内容。
如何在某一仿真集内选择不同顶层模块？
judy 在 周日, 04/28/2024 - 14:26 提交
本文记录描述了如何在仿真集内选择不同的顶层模块。
【Vivado那些事儿】使用Python提取ILA数据
judy 在 周三, 04/24/2024 - 09:33 提交
ILA应该是调试AMD-Xilinx FPGA最常用的IP。在调试中，我们希望ILA中的波形能够提供有关设计问题的所有信息，但情况并非如此