Vivado

本文将详细介绍Vivado Block Design的使用流程，旨在帮助读者从基础到高级技巧，全面掌握这一工具。

在Vivado的Post-Synthesis Timing Simulation中，为何前100ns的数据不变化？

vivado打开工程，可能发现verilog代码中的中文注释竟然是乱码，这大概率上是vivado的默认编码格式和你工程文件的编码格式不同导致的。

很多FPGA工程师都有这种困惑，Vivado每次编译的结果都一样吗？

综合后，执行report_qor_assessment，该命令可对设计进行整体的评估，并给出一个分数，以表征时序收敛问题的严重程度

通过阅读本文，可以快速掌握Modelsim的常用调试操作。

本文对Vivado编译时常见的错误或者关键警告做一些梳理汇总，便于日后归纳总结。