Vivado RTC实时时钟系统设计
judy 在 周一, 08/28/2023 - 10:19 提交
我们一起学习一下RTC的驱动
Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。
Vivado
Vivado EEPROM驱动设计
judy 在 周五, 08/25/2023 - 09:43 提交
EEPROM是一种特殊形式的闪存，其应用通常是个人电脑中的电压来擦写和重编程
关于FPGA底层的思考：if-else的逻辑延迟一定比case大吗？
yangyf000 在 周五, 08/18/2023 - 09:00 提交
如果case和if-else都是使用一个查找表实现的，那他们的延迟有区别吗？
Vivado-TLC5620驱动教程
judy 在 周五, 08/04/2023 - 10:16 提交
在FPGA处理完数字信号之后，我们有些情况下是需要将数字信号转变为模拟信号再输出的
Vivado 仿真器和代码覆盖率
judy 在 周四, 08/03/2023 - 09:59 提交
编写 HDL 通常是 FPGA 开发中耗时最少的部分，最具挑战性和最耗时的部分可能是验证
使用Vivado的Block Design详细步骤
yangyf000 在 周一, 07/31/2023 - 09:24 提交
选择创建Block Design并命名，点击Add IP,并选择ZYNQ7
Vivado-TLC549驱动设计
judy 在 周五, 07/28/2023 - 09:47 提交
在生活中，数模转换的例子到处可见。但是在我们做FPGA设计时
Vivado-UART驱动教程
judy 在 周四, 07/27/2023 - 09:22 提交
UART即通用异步收发器，是一种通用串行数据总线，用于异步通信
手把手教你打包一个自己的Vivado IP核
judy 在 周五, 07/21/2023 - 15:40 提交
模块复用是逻辑设计人员必须掌握的一个基本功，通过将成熟模块打包成IP核
Vivado将.v文件作为模块加入Block Design
yangyf000 在 周一, 07/17/2023 - 09:24 提交
本文说明如何向Block Design添加.v文件模块