【FIFO IP系列】FIFO IP参数配置与使用示例
judy 在 周四, 10/26/2023 - 17:47 提交
本文将详细介绍如何在Vivado中配置一个FIFO IP核
Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。
Vivado
FPGA零基础学习之Vivado-VGA驱动设计
judy 在 周四, 10/26/2023 - 09:57 提交
VGA作为视频接口，具有分辨率高、显示速度快、颜色丰富等优点
Zynq 7000 SoC 或 7 系列 FPGA 隔离设计流程实验（Vivado 设计套件）
judy 在 周一, 10/23/2023 - 17:13 提交
本文介绍如何使用 AMD Vivado设计套件应用说明中的隔离设计流程 (IDF) 实现安全性或安全关键型设计
Vivado自定义IP核
judy 在 周四, 10/12/2023 - 09:58 提交
本文介绍了在Vivado中创建自定义IP核的步骤
Vivado中IP核的Core Container特性
judy 在 周二, 10/10/2023 - 09:25 提交
本文将介绍Vivado中XCI与XCIX文件以及如何使用Core Container打包IP核
Vivado SDK的使用
matt z 在 周一, 10/09/2023 - 09:50 提交
打开 Vivado ，进入 Vivado 界面后，点击“ Quick Start ”
Vivado自带仿真器：真的不好用吗？
judy 在 周三, 09/27/2023 - 09:17 提交
本文将详细介绍Vivado自带仿真器的主要特性
Vivado HDL编写示例
judy 在 周一, 09/25/2023 - 15:04 提交
Vivado 软件提供了HDL编写中常用的示例
Versal PCIe (Vivado 2023.1) 的10 位标签请求器支持
judy 在 周一, 09/25/2023 - 11:15 提交
本文总结了Vivado 2023.1 中针对不同 Versal PCIe IP 的 10 位标签请求器功能的支持信息
Vivado：ROM和RAM的verilog代码实现
judy 在 周五, 09/22/2023 - 14:31 提交
本文介绍了如何使用Verilog HDL实现ROM和RAM