Vivado使用入门（三）添加或新建约束文件
judy 在 周二, 04/09/2024 - 09:45 提交
本文将详细介绍vivado添加或新建约束文件步骤和方法。
Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。
Vivado
Vivado使用入门（二）新建或添加设计输入文件
judy 在 周五, 03/29/2024 - 10:03 提交
本文将详细介绍Vivado软件的使用方法，帮助初学者快速掌握AMD FPGA开发
Vivado使用入门（一）创建工程
judy 在 周四, 03/28/2024 - 11:49 提交
本系列将详细介绍Vivado软件的使用方法，帮助初学者快速掌握AMD（Xilinx） FPGA开发。
Vivado BD模式下导入RTL，如何实现聚合自定义的AXI接口？
judy 在 周二, 03/26/2024 - 09:44 提交
如何在导入Block Design后，也一样实现聚合在一起？
Vivado综合属性SRL_STYLE怎么用？
judy 在 周二, 03/19/2024 - 11:13 提交
本文将详细介绍SRL_STYLE的工作原理、可选值及其在实际设计中的应用代码示例。
Vivado中IP什么情况下要用OOC综合方式？
judy 在 周五, 03/15/2024 - 09:33 提交
在vivado中IP有两种综合方式“Global”和“out of context”
vivado如何生成一个模块的带原语的网表
judy 在 周一, 03/11/2024 - 15:14 提交
有时候我们想生成一个网表文件，但vivado默认是会生成一个dcp的文件
使用 Vivado 仿真库 - UNIMACRO 库
judy 在 周三, 03/06/2024 - 17:01 提交
本文详细描述了 UNIMACRO 库。
【Vivado那些事儿】设计分析报告
judy 在 周四, 02/29/2024 - 10:09 提交
实现 FPGA 设计最耗时的要素之一通常不是设计，而是实现想要的时序性能
【科普】Vivado常见IP都有哪些？
judy 在 周二, 02/27/2024 - 09:11 提交
Vivado提供了丰富的IP库，以下是一些常见的Vivado IP