Vivado

Vivado HDL编写示例

由 judy 提交于周一, 25 九月 2023 - 15:04

Vivado 软件提供了HDL编写中常用的示例

本文总结了Vivado 2023.1 中针对不同 Versal PCIe IP 的 10 位标签请求器功能的支持信息

Vivado：ROM和RAM的verilog代码实现

由 judy 提交于周五, 22 九月 2023 - 14:31

本文介绍了如何使用Verilog HDL实现ROM和RAM

本文主要学习了两种仿真方法，并且分别对工程进行仿真。

本文演示如何快速上手AMD-FPGA开发工具软件vitis-vivado

Vivado如何清理工程，并避免缺失必要的文件？

由 judy 提交于周一, 18 九月 2023 - 09:15

本文将介绍如何清理Vivado工程，并避免缺失必要的文件。

在设计周期中，您可保留多个版本的工程，这些工程使用相同的 IP 和相同的配置

Vivado布线和生成bit参数设置

由 judy 提交于周四, 14 九月 2023 - 09:29

本文主要介绍Vivado布线参数设置

Vivado增量编译：加速FPGA设计实现的利器

由 judy 提交于周二, 12 九月 2023 - 10:25

本文将介绍Vivado增量编译的基本概念、优点、使用方法以及注意事项

解锁Vivado综合技巧，这份HDL XDC属性设置清单让你事半功倍！（一）

由 judy 提交于周三, 6 九月 2023 - 09:34

本文将介绍Vivado综合工具支持的常用属性设置