Vivado 仿真器和代码覆盖率
judy 在 周四, 08/03/2023 - 09:59 提交
编写 HDL 通常是 FPGA 开发中耗时最少的部分，最具挑战性和最耗时的部分可能是验证
Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。
Vivado
使用Vivado的Block Design详细步骤
yangyf000 在 周一, 07/31/2023 - 09:24 提交
选择创建Block Design并命名，点击Add IP,并选择ZYNQ7
Vivado-TLC549驱动设计
judy 在 周五, 07/28/2023 - 09:47 提交
在生活中，数模转换的例子到处可见。但是在我们做FPGA设计时
Vivado-UART驱动教程
judy 在 周四, 07/27/2023 - 09:22 提交
UART即通用异步收发器，是一种通用串行数据总线，用于异步通信
手把手教你打包一个自己的Vivado IP核
judy 在 周五, 07/21/2023 - 15:40 提交
模块复用是逻辑设计人员必须掌握的一个基本功，通过将成熟模块打包成IP核
Vivado将.v文件作为模块加入Block Design
yangyf000 在 周一, 07/17/2023 - 09:24 提交
本文说明如何向Block Design添加.v文件模块
Vivado综合、布线太慢了？告诉你个小技巧。
judy 在 周四, 07/13/2023 - 15:51 提交
FPGA综合与布线效率研究
Vivado 设计套件助力快速编译设计并达到性能目标
judy 在 周三, 07/12/2023 - 09:24 提交
在设计规模和复杂性不断增长的世界里，SoC 和 FPGA 设计需要以更低功耗提供更高性能
Vivado爬坑指南（2）
guanxiao_505740 在 周二, 07/11/2023 - 09:34 提交
在xilinx zcu104开发板中，可以对FMC的电压进行调整，从而调整了FMC引脚的输出电压
【Vivado那些事儿】动态时钟的使用
judy 在 周三, 07/05/2023 - 09:36 提交
时钟是每个 FPGA 设计的核心。如果我们正确地设计时钟架构