Vivado
Vivado 生成BOOT.BIN
ADD 添加要合并的文件，第一个是fsbl的elf文件
[Vivado那些事儿]将自定义 IP （HDL）添加到 Vivado 模块设计（Block Design）
使用Vivado Block Design设计解决了项目继承性问题，但是还有个问题
基于Xilinx的时序分析与约束（6）----如何读懂vivado下的时序报告？
今天就通过一个简单的工程来看下如何在vivado软件中查看时序报告
以Vivado工具为例了解FPGA综合
在设计过程中，各个阶段的生成的文件都是.dcp，Vivado使用的是通用的模型贯穿在设计。
Xilinx Vivado的RTL分析（RTL analysis）、综合（synthesis）和实现（implementation）的区别？
本文介绍RTL分析、综合、实现的具体含义和区别
FPGA开发技巧备忘录——如何修改vivado IP源码
为什么要修改IP核内的源码，说如何之前，先说为什么。
不同CPU下Vivado综合速度对比（12700K Vs 13700K）
最近刚好新项目外场联调需要配置新电脑，因此正好可以用上intel的十三香了