Vivado

Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。

Vitis 2021.x - 当在Vivado中使用合成额外选项时，Vitis链接器失效

judy 在 周四, 04/21/2022 - 16:57 提交

我在一个自定义平台上运行我的项目，而我的目标平台的Vivado项目在Vivado合成中使用了以下额外选项。当我运行Vitis链接器时，我看到以下错误。

什么样的电脑配置跑Vivado FPGA综合最快？

judy 在 周二, 04/12/2022 - 09:55 提交

本人业余搞FPGA开发的同时，还喜欢研究生产力工具，包括硬件和软件的，电脑就是重中之重，恰好今年手中有个还算比较大FPGA工程，综合一次相当费时，索性把以前记录的

Vivado 综合阶段什么约束生效？

judy 在 周六, 04/02/2022 - 09:32 提交

在Vivado或其他综合工具（如Synplify）上，综合阶段需要添加什么约束呢？

理解综合器警告信息帮助FPGA逻辑排故

judy 在 周四, 03/10/2022 - 14:59 提交

在本文中，我们以vivado自带综合器为例、以verilog为编程语言，看看如何理解和利用警告信息排除代码中的小bug。

使用综合语法控制Vivado是否使用DSP块

judy 在 周二, 03/01/2022 - 10:28 提交

使用DSP的方法一般有两种：让综合器自己推断、例化DSP原语。有的时候为了偷懒或者有的计数器之类的需要跑高速，则可以让计数器也使用DSP实现。

Vivado中巧用Tcl命令简介

judy 在 周一, 02/28/2022 - 11:21 提交

Vivado支持工程模式（ProjectBased Mode）和非工程模式（NoneProject Mode）两种，且都能通过Tcl脚本批处理运行。目前，更多的人使用的是工程模式，今天我们就基于工程模式介绍几个Tcl命令的使用方法。

【工程师分享】给Vivado Block Design的TCL脚本添加IP repository（仓库）路径信息

judy 在 周五, 02/25/2022 - 15:30 提交

在Vivado里，可以从Block Design导出TCL脚本，保存工程。之后可以从TCL脚本恢复工程。

在Ubuntu 18.04下使用Vivado Jtag加载FPGA

judy 在 周二, 02/15/2022 - 11:23 提交

在Ubuntu 18.04下使用Vivado Jtag加载FPGA，发现找不到器件。

Vivado如何快速找到schematic中的object

judy 在 周一, 02/14/2022 - 09:35 提交

在Vivado中，可能由于某些逻辑输入悬空而导致Implementation的opt_design时会错

SDK 调试显示汇编代码而不是 C 或 C++

judy 在 周一, 01/24/2022 - 09:34 提交

我已将我的设计迁移到更新版本的 Vivado 工具。当我在 SDK 中调试时，调试器显示的是汇编代码，而不是 C 或 C++。为什么会出现这种情况？