对于7系列FPGA，需要对GT的这两个时钟手工约束：对于UltraScale FPGA，只需对GT的输入时钟约束即可，Vivado会自动对这两个时钟约束。
在STA中，要分析上游器件和FPGA之间的时序关系就得指定input delay。
我在 Vivado 中有个 VHDL 项目。 UG900 用户指南指出： “后综合和后实现时序仿真仅就 Verilog 提供支持。不支持 VHDL 时序仿真。” 这是否意味着我不能在 VHDL 项目中运行时序仿真？ 该项目有没有运行时序仿真的办法？
这些实践旨在为用户提供快速入门指导，帮助其简要了解工具流程原理。我们选择了一项非常简单的设计，便于读者理解流程中的不同步骤。
当选择为none，综合器优化的最少，当选择为full时，综合器优化的最多，选择rebuilt时，工具自动选择一个折中的方案，对当前工程做优化。如果在rebuilt的选项不希望一些信号被优化，则可以调用原语进行约束。
赛灵思亚太区资深战略应用工程师高亚军将为大家讲解Vivado设计套件，分享其在使用过程中的技巧和设计方法论。
Vivado 2019.2开始就没有SDK了，需要在Vitis上创建应用工程。网上大部分都是创建Platform Project再创建Application Projet，然后在Application Projet里导入平台文件。其实一个简便的方法是直接创建Application Projett导入平台文件。
如何在 Vivado Design Suite 中定义 Verilog Macro？
如果 Xilinx USB/Digilent 线缆驱动器在安装 Vivado 设计套件时还没有安装，或者 Xilinx USB/Digilent 线缆驱动器被禁用，在不全面重新安装 Vivado 的情况下，是否能够重新安装该驱动器？
学习如何在 ZCU104 评估板上使用 VCU、DPU 和 PL 来构建和运行视频分析示例应用。