Vivado | FPGA 开发圈

Vivado 是赛灵思（Xilinx）公司推出的一款综合性的设计工具套件，用于 FPGA（现场可编程门阵列）和 SoC（系统级芯片）的设计、开发和验证。它提供了一系列功能强大的工具，帮助工程师在各种应用领域中实现高性能、低功耗的硬件设计。

Vivado版本升级导致的IP锁定的更新解决办法

judy 在周四, 03/04/2021 - 11:58 提交

vivado建立的工程经常会出现版本升级而导致的IP核锁定情况，本文以vivado 2019.2的版本打开旧版本为例，介绍两种更新方法

【Vivado那些事】FPGA配置失败，无法启动怎么办

judy 在周一, 02/01/2021 - 09:42 提交

都知道FPGA的启动方式有很多种，比如JTAG、SPI，BPI，SeletMAP，Serial等等吧，又分为主从即Master和Slave（时钟由FPGA的管脚发出，专用的CCLK信号为主，否则为从，有的配置有辅助时钟EMCCLK，它由外部的晶振提供，从FPGA的EMCCLK输入，经过专用的逻辑，再从CCLK管脚输出给想用的器件，），那么问题来了，配置失败怎么办呢？？？？？？？？？？？？？？

【下载】Vivado设计套件用户指南：创建和打包自定义 IP (v2020.2)

judy 在周二, 01/26/2021 - 14:45 提交

本文描述了在 Vivado® Design Suite 中创建、打包和重用自定义 IP 的过程。详细介绍了如何使用创建和包装 IP 向导来包装自定义 IP，包括 IP 集成器中开发的 IP 和高级 IP 包装选项。

Vivado中增量编译与设计锁定

judy 在周一, 01/25/2021 - 09:10 提交

所谓增量实现，更严格地讲是增量布局和增量布线。它是在设计改动较小的情形下参考原始设计的布局、布线结果，将其中未改动的模块、引脚和网线等直接复用，而对发生改变的部分重新布局、布线。这样做的好处是显而易见的，即节省运行时间，能提高再次布局、布线结果的可预测性，并有助于时序收敛。

Vivado生成bit流失败，怎么解决？

judy 在周二, 01/19/2021 - 16:02 提交

使用Vivado Runs基础结构时（例如，launch_runs Tcl命令），请将此命令添加到.tcl文件，并将该文件作为执行运行的write_bitstream步骤的预钩添加

Vivado IDDR与ODDR原语的使用

guanxiao_505740 在周五, 01/15/2021 - 09:42 提交

在数据的传输过程中，我们经常可以碰见双沿传输数据到FPGA，或者FPGA传输双沿数据给外部芯片，最常见的例子就是DDR芯片。这里说明一下，FPGA内部处理的数据都是单沿数据，那么双沿数据的变换只能发生在FPGA的IOB上面，这里有特定的硬件结构可以实验上面单沿变双沿的方法，也就是使用原语进行一些列的操作。