Vivado - 如何定义 Verilog Macro？

Verilog macro 可进行如下定义。

1. 添加综合选项 "-verilog_define MACRO_NAME=MACRO_VALUE"。

2. 在一个文件中定义宏，并通过右击文件将其设置为 "Global Include" 。

3. 在 Project Settings -> Language Options -> Generics/Parameters， 您可以忽略参数，但非设计的宏指令。